CN103986439A - 一种基于正交矢量调制的超宽带五位有源移相器 - Google Patents

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CN103986439A CN201410200749.0A CN201410200749A CN103986439A CN 103986439 A CN103986439 A CN 103986439A CN 201410200749 A CN201410200749 A CN 201410200749A CN 103986439 A CN103986439 A CN 103986439A
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庄奕琪
李振荣
权星
井凯
曾志斌
靳刚
汤华莲
李小明
李聪
刘伟峰
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本发明公开了一种基于正交矢量调制的超宽带五位有源移相器，输入信号经过正交信号发生器后形成两路正交的差分信号I路信号和Q路信号；其中I路信号经过I路相位象限控制器、I路压控增益放大器后到达加法器的一端，Q路信号经过Q路相位象限控制器、Q路压控增益放大器后到达加法器的另路一端；加法器把两路信号相加后从输出端输出；逻辑编码器主要完成对外部输入的五位数字控制信号的编码用来控制DAC、I路相位象限控制器和Q路相位象限控制器；DAC控制I路压控增益放大器和Q路压控增益放大器和加法器。本发明的有益效果是采用无源移相器件，可以实现很高的集成度，占用面积小，且损耗小。

Description

一种基于正交矢量调制的超宽带五位有源移相器
技术领域
本发明属于有源移相器技术领域，涉及一种基于正交矢量调制的超宽带五位有源移相器。
背景技术
移相器在雷达、通信、仪器仪表、重离子加速器、导弹姿态控制等众多技术领域都有着广泛的应用。移相器是一种二端口网络，是直流偏置作为控制信号的电路，主要使输入和输出信号之间产生相位差。不论是数字移相器还是模拟移相器，其基本功能均是借助直流偏置作为控制信号来改变待处理信号的传输相位，因此电控移相器是所有相控阵雷达的关键部件之一。通过移相器最主要的特征—移相器的控制方式，移相器可以划分为模拟移相器和数字移相器。模拟移相器根据实际需要，通过控制信号相应的连续变化使得相移连续改变，这种移相器的特点该以概括为相移连续可调；数字移相器与模拟移相器最为根本的差别在于，其移相只能按照预定的离散值进行变化，即其相移是量化了的、相位只能阶跃变化，本发明的移相器步进相移为11.25。移相器的主要想能指标有：(1)工作频带；(2)移相量；(3)移相精度；(4)出入损耗；(5)输入驻波比；(6)承受功率。传统的数字移相器主要分为开关线型移相器、负载线性移相器、高低痛型移相器和发射型移相器，这些结构主要是通过无源网络实现移相的，无源网络不仅有***损耗，而且还占用较大的面积，不利于集成。本发明的移相器是通过有源移相网络实现的，具有一定的增益，而且占用面积小，利于集成。微波波段数字移相器现在大多采用的是GaAs工艺，GaAs材料价格昂贵，特别是当无源元件(如滤波器、双工器、天线)占用大量面积时，其成本更高。相对其它半导体材料而言，硅具有廉价丰富、易于生长大尺寸、高纯度的晶体及热性能与机械性能优良等优点。然而几十年来微波集成电路一直使用价值昂贵的GaAs或InP作衬底材料，并为此发展了一套全新的加工工艺和逻辑设计方法。这是因为硅若作为微波电路的衬底，传统上认为它有两个明显的缺陷：一是电子技术发展所依赖的两种重要晶体管硅BJT和MOSFET的工作速度太低，达不到微波电路的频谱要求；二是常用硅的电阻率太小(1-100Ωcm)，将引起过高的介质损耗，使硅衬底微波传输线与无源元件的衰减比GaAs衬底平均高出一个数量级，不能投入实际使用。最近几年，随着频率高达100GHz的硅二极管与SiGeHBT的研制成功，以及发现通过在硅衬底与信号导体之间加入多层薄膜绝缘介质可以降低标准硅传输线的损耗，证明了硅完全适合于取代GaAs或InP用作微波集成电路的衬底。本发明的移相器采用的是BiCMOS工艺，具有低成本的优点。
传统的数字移相器移相网络主要是采用无源网络，利用开关管改变输入和输出之间的无源网络来改变移相值。由于无源网络没有增益，具有一定的***损耗，此外无源网络中的无源器件在电路中占据较大面积，不利于集成。本发明的移相网络是利用有源器件实现的，具有一定增益，而且有源器件占用面积比无源器件小的多，大大减小了移相器的面积，有利于高度集成。
发明内容
本发明的目的在于提供一种基于正交矢量调制的超宽带五位有源移相器，解决了现有的移相器***损耗大、占用面积大的问题。
本发明所采用的技术方案是包括正交信号发生器，模拟加法器，DAC和逻辑编码器；
其中，输入信号经过正交信号发生器后形成两路正交的差分信号I路信号和Q路信号；
正交信号发生器将I路信号和Q路信号输出给模拟加法器，模拟加法器由I路相位象限控制器、Q路相位象限控制器、I路压控增益放大器、Q路压控增益放大器和加法器组成；其中I路信号经过I路相位象限控制器、I路压控增益放大器后到达加法器的一端，Q路信号经过Q路相位象限控制器、Q路压控增益放大器后到达加法器的另路一端；加法器把两路信号相加后从输出端输出；
逻辑编码器主要完成对外部输入的五位数字控制信号的编码，它的输出用来控制DAC、I路相位象限控制器和Q路相位象限控制器；
DAC把从逻辑编码器输入的数字信号转换成模拟信号，转换后的模拟信号用来控制I路压控增益放大器和Q路压控增益放大器和加法器。
进一步，所述正交信号发生器采用的是二阶无源RLC谐振网络，有一对差分输入端Vin+、Vin-，两对差分输出端VOI+、VOI-和VOQ+、VOQ-，两个电感L1、L2，两个电容C1、C2，两个电阻R1、R2；其中差分输入端Vin+与L1和C1的一端相连接，Vin-与L2、C2的一端相连，VOI+与R1的一端和C1的另一端连接，VOI-与R2的一端和C2的另一端连接，VOQ+与L1的另一端和R2的另一端相连，VOQ-与L2的另一端和R1的另一端相连。
进一步，所述DAC由7模块、19模块、28模块、37模块、91模块和四个NMOS晶体管M1、M2、M3、M4构成，其中7模块有两个输入端口S0、S0N和两个输出端口I1和Q1，输入端口S0、S0N接逻辑编码器的数字信号，S0N是S0的非，输出端口I1与I路输入电流节点相连接，Q1与Q路输入电流节点相连接；
19模块有两个输入端口S1、S1N和两个输出端口I2和Q2，S1、S1N是接来自逻辑编码器的数字信号，S1N是S1的非，I2与I路输入电流节点相连接，Q2与Q路输入电流节点相连接；
28模块有两个输入端口S2、S2N和两个输出端口I3和Q3，S2、S2N是接来自逻辑编码器的数字信号，S2N是S2的非，I3与I路输入电流节点相连接，Q3与Q路输入电流节点相连接；
37模块有两个输入端口S3、S3N和两个输出端口I4和Q4，S3、S3N是接来自逻辑编码器的数字信号，S3N是S3的非，I3与I路输入电流节点相连接，Q3与Q路输入电流节点相连接；
91模块有两个输入端口S4、S4N和两个输出端口I4和Q4，S4、S4N是接来自逻辑编码器的数字信号，S4N是S4的非，I4与I路输入电流节点相连接，Q4与Q路输入电流节点相连接；M1管的漏极与M3的源级、M1的栅级相连，M1管的源级与地相连，M1管的栅级与M1的漏极、M5的栅级相连；M3管的漏极与I1、I2、I3、I4、I5、M3管的栅级相连，M3管的源级与M1管的漏极相连；M3管的栅级与M3管的漏极相连，Ibias和I路压控增益放大器的偏置相连；M2管的漏极与M4的源级、M2的栅级相连，M2管的源级与地相连，M2管的栅级与41的漏极、M6的栅级相连；M4管的漏极与Q1、Q2、Q3、Q4、Q5、M4管的栅级相连，M4管的源级与M2管的漏极相连；M4管的栅级与M4管的漏极相连，Qbias和Q路压控增益放大器的偏置相连。
进一步，所述模拟加法器由I路相位象限控制器、I路压控增益放大器、Q路相位象限控制器、Q路压控增益放大器和加法器组成，加法器由两个NMOS晶体管M5和M6组成；
M5和M6分别为I路压控增益放大器、Q路压控增益放大器的尾电流，用来控制I路压控增益放大器和Q路压控增益放大器的增益，加法器把I路压控增益放大器和Q路压控增益放大器的输出电流相加，加法器的输出为移相后的差分信号。
本发明的有益效果是采用无源移相器件，可以实现很高的集成度，占用面积小，且损耗小。
附图说明
图1为本发明的电路结构示意图；
图2为本发明的正交信号发生器结构图；
图3为本发明的DAC结构示意图；
图4为本发明的模拟加法器结构示意图。
图中，1.正交信号发生器，2.模拟加法器，3.DAC，4.逻辑编码器，201.I路相位象限控制器，202.I路压控增益放大器，203.Q路相位象限控制器，204.Q路压控增益放大器，205.加法器，301.7模块，302.19模块，303.28模块，304.37模块，305.91模块。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
本发明如图1所示包括正交信号发生器1，模拟加法器2，DAC3和逻辑编码器4；
其中，输入信号经过正交信号发生器1后形成两路正交的差分信号I路信号和Q路信号；
正交信号发生器1将I路信号和Q路信号输出给模拟加法器2，模拟加法器2由I路相位象限控制器201、Q路相位象限控制器203、I路压控增益放大器202、Q路压控增益放大器204和加法器205组成；其中I路信号经过I路相位象限控制器201、I路压控增益放大器202后到达加法器205的一端，Q路信号经过Q路相位象限控制器203、Q路压控增益放大器204后到达加法器205的另路一端；加法器205把两路信号相加后从输出端输出；
逻辑编码器4主要完成对外部输入的五位数字控制信号的编码，它的输出用来控制DAC3、I路相位象限控制器201和Q路相位象限控制器203；
DAC3把从逻辑编码器4输入的数字信号转换成模拟信号，转换后的模拟信号用来控制I路压控增益放大器202和Q路压控增益放大器204和加法器205。
参照图2，正交信号发生器1有两个输入端和四个输出端，两个输入端用来输入差分信号，四个输出端用来产生两路正交的差分信号I路和Q路。
本发明中的正交信号发生器1采用的是二阶无源RLC谐振网络，有一对差分输入端Vin+、Vin-，两对差分输出端VOI+、VOI-和VOQ+、VOQ-，两个电感L1、L2，两个电容C1、C2，两个电阻R1、R2；其中差分输入端Vin+与L1和C1的一端相连接，Vin-与L2、C2的一端相连，VOI+与R1的一端和C1的另一端连接，VOI-与R2的一端和C2的另一端连接，VOQ+与L1的另一端和R2的另一端相连，VOQ-与L2的另一端和R1的另一端相连；
其中L1＝L2＝L，C1＝C2＝C，R1＝R2＝2R，二阶的无源RLC谐振网络的品质因数小于1时，在很宽的带宽内两对差分输出VOI+、VOI-和VOQ+、VOQ-幅度大小相等，相位正交，正交误差很小。
参照图3，本发明中的DAC3由7模块301、19模块302、28模块303、37模块304、91模块305和四个NMOS晶体管M1、M2、M3、M4构成，其中7模块301有两个输入端口S0、S0N和两个输出端口I1和Q1，输入端口S0、S0N接逻辑编码器的数字信号，S0N是S0的非，输出端口I1与I路输入电流节点相连接，Q1与Q路输入电流节点相连接；
19模块302有两个输入端口S1、S1N和两个输出端口I2和Q2，S1、S1N是接来自逻辑编码器4的数字信号，S1N是S1的非，I2与I路输入电流节点相连接，Q2与Q路输入电流节点相连接；
28模块303有两个输入端口S2、S2N和两个输出端口I3和Q3，S2、S2N是接来自逻辑编码器4的数字信号，S2N是S2的非，I3与I路输入电流节点相连接，Q3与Q路输入电流节点相连接；
37模块304有两个输入端口S3、S3N和两个输出端口I4和Q4，S3、S3N是接来自逻辑编码器4的数字信号，S3N是S3的非，I3与I路输入电流节点相连接，Q3与Q路输入电流节点相连接；
91模块305有两个输入端口S4、S4N和两个输出端口I4和Q4，S4、S4N是接来自逻辑编码器4的数字信号，S4N是S4的非，I4与I路输入电流节点相连接，Q4与Q路输入电流节点相连接；
I输出到I路压控增益放大器，、Q输出到Q路压控增益放大器；
当S0为高电平时，I1被选中，7从I1流出，Q1流出的电流为0，当S0为低电平时，Q1被选中，7从Q1流出，I1流出的电流为0；
当S1为高电平时，I2被选中，19从I2流出，Q2流出的电流为0，当S1为低电平时，Q2被选中，19从Q2流出，I2流出的电流为0；
当S2为高电平时，I3被选中，28从I3流出，Q3流出的电流为0，当S2为低电平时，Q3被选中，28从Q3流出，I3流出的电流为0；
当S3为高电平时，I4被选中，37从I4流出，Q4流出的电流为0，当S3为低电平时，Q4被选中，37从Q4流出，I4流出的电流为0；
当S4为高电平时，I5被选中，91从I4流出，Q4流出的电流为0，当S4为低电平时，Q4被选中，91从Q4流出，I4流出的电流为0。
DAC中，M1管的漏极与M3的源级、M1的栅级相连，M1管的源级与地相连，M1管的栅级与M1的漏极、M5的栅级相连；M3管的漏极与I1、I2、I3、I4、I5、M3管的栅级相连，M3管的源级与M1管的漏极相连；M3管的栅级与M3管的漏极相连，Ibias和I路压控增益放大器的偏置相连；M2管的漏极与M4的源级、M2的栅级相连，M2管的源级与地相连，M2管的栅级与41的漏极、M6的栅级相连；M4管的漏极与Q1、Q2、Q3、Q4、Q5、M4管的栅级相连，M4管的源级与M2管的漏极相连；M4管的栅级与M4管的漏极相连，Qbias和Q路压控增益放大器的偏置相连。
参照图4，模拟加法器2由I路相位象限控制器201、I路压控增益放大器202、Q路相位象限控制器203、Q路压控增益放大器204和加法器205组成，加法器205由两个NMOS晶体管M5和M6组成；
M5和M6分别为I路压控增益放大器、Q路压控增益放大器的尾电流，用来控制I路压控增益放大器和Q路压控增益放大器的增益。模拟加法器在节点1、2把I路压控增益放大器和Q路压控增益放大器的输出电流相加。
加法器205的输出为移相后的差分信号；DAC3输出端与I路压控增益放大器202和Q路压控增益放大器204相连接；逻辑编码器4输入端与外部的五位数字控制信号相连，逻辑编码器4输出的一路与DAC3输入端相连接，逻辑编码器4输出的另一路与I路相位象限控制器201和Q路相位象限控制器203相连；
整个移相器在外部的五位数字信号控制下，一共有32个工作状态，32个工作状态对应32个移相值，移相值从最小为0°，步进为11.25°。
I路相位象限控制器201有四个输入端和两个输出端，其中两个输入端与正交信号发生器1的差分输出端VOI+、VOI-相连，另两个输入端SI、SIN是接收来自逻辑编码器4的数字信号，其中SIN是SI的非，I路相位象限控制器201的输出端与I路压控增益放大器202相连；
Q路相位象限控制器203有四个输入端和两个输出端，其中两个输入端与正交信号发生器1的差分输出端VOQ+、VOQ-相连，另两个输入端SQ、SQN是接收来自逻辑编码器4的数字信号，其中SQN是SQ的非，Q路相位象限控制器203的输出端与I路压控增益放大器202相连；
M5的源端与DAC3的IDAC端相连接，M6的源端与DAC3的QDAC的端相连接，M5和M6分别作为I路压控增益放大器202、Q路压控增益放大器204的尾电流，M5和M6的漏极电流决定了I路压控增益放大器202、Q路压控增益放大器204的增益；
移相值是由I路压控增益放大器202和Q路压控增益放大器204的增益决定的，而I路压控增益放大器202和Q路压控增益放大器204的增益由DAC3的输出电压和由流入M1、M2漏极的电流决定。
本文发明整体电路由正交信号发生器1、模拟加法器2、数模转换器DAC3和逻辑编码器4组成；电路主要部分是用有源器件实现的，电路里边的模拟加法器、DAC都是用有源器件实现的，MOS管是有源器件，所以可以实现很高的集成度；同时具有相当好的增益，在有功率约束的情况下有很高的数控精度；输入信号经过正交信号发生器1后形成两路正交的差分信号；I路信号经过相位象限控制器、压控增益放大器后到达加法器的一端，Q路信号经过相位象限控制器、压控增益放大器后到达加法器的另路一端；加法器把来自I、Q的两路信号相加，然后传输到输出端；DAC3把数字信号转换成模拟信号，转换后的模拟信号用来控制压控增益放大器；逻辑控制器主要完成对五位数字控制信号的编码，它的输出用来控制DAC和相位象限控制器。
本发明的移相值是由I、Q两路压控增益放大器的增益决定的，而I、Q两路压控增益放大器的增益由DAC的输出电压决定，又是由流入M1、M2漏极的电流、决定。本发明中的正交信号发生器采用二阶的无源RLC谐振网络，具有较高的线性。为了实现正交信号发生器1两路输出差分信号的在较宽的带宽内保持正交的特性，二阶的无源RLC谐振网络的品质因数不能太大，优选Q＝1。
本发明中的移相器工作于不同状态时，DAC3中流入M1、M2漏极的电流、+保持不变，移相器输出的差分信号的幅度也不变。
本发明具有如下优点：
本发明中的移相网络采用的是有源网络，具有一定增益，而且移相网络都是有有源器件构成的，占用面积小，可以高度集成。本发明的移相是通过I路、Q路两路之比实现的，结构新颖，而传统的移相器移相是通过开关管来改变输入和输出之间的无源网络结构实现的。本发明的移相器工作带宽宽，移相精度高。本发明采用的是CMOS工艺，可以利用当今硅工进行设计与制造，可以用于超宽带片上***集成，成本低。

Claims (4)

1.一种基于正交矢量调制的超宽带五位有源移相器，其特征在于：包括正交信号发生器(1)，模拟加法器(2)，DAC(3)和逻辑编码器(4)；
其中，输入信号经过正交信号发生器(1)后形成两路正交的差分信号I路信号和Q路信号；
正交信号发生器(1)将I路信号和Q路信号输出给模拟加法器(2)，模拟加法器(2)由I路相位象限控制器(201)、Q路相位象限控制器(203)、I路压控增益放大器(202)、Q路压控增益放大器(204)和加法器(205)组成；其中I路信号经过I路相位象限控制器(201)、I路压控增益放大器(202)后到达加法器(205)的一端，Q路信号经过Q路相位象限控制器(203)、Q路压控增益放大器(204)后到达加法器(205)的另路一端；加法器(205)把两路信号相加后从输出端输出；
逻辑编码器(4)主要完成对外部输入的五位数字控制信号的编码，它的输出用来控制DAC(3)、I路相位象限控制器(201)和Q路相位象限控制器(203)；
DAC(3)把从逻辑编码器(4)输入的数字信号转换成模拟信号，转换后的模拟信号用来控制I路压控增益放大器(202)和Q路压控增益放大器(204)和加法器(205)。
2.按照权利要求1所述一种基于正交矢量调制的超宽带五位有源移相器，其特征在于：所述正交信号发生器(1)采用的是二阶无源RLC谐振网络，有一对差分输入端Vin+、Vin-，两对差分输出端VOI+、VOI-和VOQ+、VOQ-，两个电感L1、L2，两个电容C1、C2，两个电阻R1、R2；其中差分输入端Vin+与L1和C1的一端相连接，Vin-与L2、C2的一端相连，VOI+与R1的一端和C1的另一端连接，VOI-与R2的一端和C2的另一端连接，VOQ+与L1的另一端和R2的另一端相连，VOQ-与L2的另一端和R1的另一端相连。
3.按照权利要求1所述一种基于正交矢量调制的超宽带五位有源移相器，其特征在于：所述DAC(3)由7模块(301)、19模块(302)、28模块(303)、37模块(304)、91模块(305)和四个NMOS晶体管M1、M2、M3、M4构成，其中7模块(301)有两个输入端口S0、S0N和两个输出端口I1和Q1，输入端口S0、S0N接逻辑编码器(4)的数字信号，S0N是S0的非，输出端口I1与I路输入电流节点相连接，Q1与Q路输入电流节点相连接；
19模块(302)有两个输入端口S1、S1N和两个输出端口I2和Q2，S1、S1N是接来自所述逻辑编码器(4)的数字信号，S1N是S1的非，I2与I路输入电流节点相连接，Q2与Q路输入电流节点相连接；
28模块(303)有两个输入端口S2、S2N和两个输出端口I3和Q3，S2、S2N是接来自所述逻辑编码器(4)的数字信号，S2N是S2的非，I3与I路输入电流节点相连接，Q3与Q路输入电流节点相连接；
37模块(304)有两个输入端口S3、S3N和两个输出端口I4和Q4，S3、S3N是接来自所述逻辑编码器(4)的数字信号，S3N是S3的非，I3与I路输入电流节点相连接，Q3与Q路输入电流节点相连接；
91模块(305)有两个输入端口S4、S4N和两个输出端口I4和Q4，S4、S4N是接来自所述逻辑编码器(4)的数字信号，S4N是S4的非，I4与I路输入电流节点相连接，Q4与Q路输入电流节点相连接；
M1管的漏极与M3的源级、M1的栅级相连，M1管的源级与地相连，M1管的栅级与M1的漏极、M5的栅级相连；M3管的漏极与I1、I2、I3、I4、I5、M3管的栅级相连，M3管的源级与M1管的漏极相连；M3管的栅级与M3管的漏极相连，Ibias和I路压控增益放大器的偏置相连；M2管的漏极与M4的源级、M2的栅级相连，M2管的源级与地相连，M2管的栅级与41的漏极、M6的栅级相连；M4管的漏极与Q1、Q2、Q3、Q4、Q5、M4管的栅级相连，M4管的源级与M2管的漏极相连；M4管的栅级与M4管的漏极相连，Qbias和Q路压控增益放大器的偏置相连。
4.按照权利要求1所述一种基于正交矢量调制的超宽带五位有源移相器，其特征在于：所述模拟加法器(2)由I路相位象限控制器(201)、I路压控增益放大器(202)、Q路相位象限控制器(203)、Q路压控增益放大器(204)和加法器(205)组成，加法器(205)由两个NMOS晶体管M5和M6组成；
M5和M6分别为I路压控增益放大器(202)、Q路压控增益放大器(204)的尾电流，用来控制I路压控增益放大器(202)和Q路压控增益放大器(204)的增益，加法器(205)把I路压控增益放大器(202)和Q路压控增益放大器(204)的输出电流相加，加法器(205)的输出为移相后的差分信号。
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