CN103985722A - 半导体装置及其制造方法、以及搭载了半导体装置的*** - Google Patents

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Abstract

本发明提供能够抑制无用的漏电电流的产生且能够防止外来充电引起的损伤的半导体装置及其制造方法、以及搭载了半导体装置的***。半导体装置构成为具备：N型半导体层；设置在该N型半导体层的主面上并且包括形成有电路元件的半导体层的电路层；包括交互层叠在该电路层上的层间绝缘膜（20）、（21）和层布线（240）、（250）的多层布线层；导电部，其构成为包括由贯通电路层以及多层布线层而设置的第1通路、第1导电体、第2通路构成的贯通导电体、以及与该贯通导电体连接的电极（260）并与其他部位电隔离；N型取出电极区域，其与该导电部连接，并形成在N型半导体层的主面上，并且其杂质浓度比N型半导体层高。

Description

半导体装置及其制造方法、以及搭载了半导体装置的***
技术领域
本发明涉及半导体装置、半导体装置的制造方法以及搭载了半导体装置的***。
背景技术
专利文献1公开了在同一半导体基板上隔着绝缘膜形成有基于光电二极管的传感器和控制电路用晶体管的结构的半导体装置。
专利文献1：日本特开2010-232555号公报
图14以及图15示出在SOI（Silicon On Insulator）基板上混有二极管和MOS晶体管的以往的半导体装置的一个例子。这些图所示的半导体装置900是用于X射线等的检测的传感器。
如图14所示，半导体装置900的平面结构为在半导体装置900的周围配置基板接触（substrate contact）部902，并在其内部配置包括传感器的电路元件区域903的结构。此外，这里，将包括后述的N型取出电极区域910、911（所谓的基板接触）以及分别与这些N型取出电极区域910、911连接的电极920、921的构成称作基板接触部902。在图14示出基板接触部902中包括电极920、921的环状的电极。
如图15所示，半导体装置900的基板成为构成为包括N型半导体层907、隐埋氧化膜909以及P型半导体层908的SOI基板。而且，成为在隐埋氧化膜909内的P型半导体层908形成电路动作用的MOS型晶体管904等，在配置于隐埋氧化膜909的下部的N型半导体层907形成作为传感器的二极管905的结构。这里，有时将二极管905称作“像素”，有时也将包括包含MOS型晶体管904、电阻、电容器等的周边电路元件、以及包括二极管905（一般为多个）等的构成称作“单体像素电路”（在图15中记作单体像素电路906。）。
如上所述，半导体装置900成为在1个基板上集成周边电路和传感器的结构。
另外，如图15所示，基板接触部902的纵剖面结构构成为包括N型取出电极区域910、911以及分别与这些N型取出电极区域910、911连接的电极920、921，在电极920以及电极921与与电源924的正极连接。另外，二极管905构成为包括P型取出电极区域912以及与该P型取出电极区域912连接的电极922，在电极922与接地（GND）的电源924的负极连接。
N型半导体层907的底面（与形成有隐埋氧化膜909的面相反一侧的面）也经由形成于底面的未图示的电极与电源924的正极连接。
在上述构成的半导体装置900中，若通过电源924对由P型取出电极区域912和N型半导体层907形成的PN结（junction）施加几百V的反向偏压，则耗尽层在N型半导体层907扩散，X射线等入射时的检测感光度提高。
此时，基板接触部902对N型半导体层907施加偏压，并且控制上述耗尽层的扩散。换言之，N型取出电极区域910以及911的N型杂质的浓度比N型半导体层907的N型杂质的浓度高，所以在N型取出电极区域910以及911的区域的耗尽层的扩散被抑制。由此，基板接触部902也具有抑制上述耗尽层到达切片加工（芯片切割）后的半导体装置900的端面的保护环的功能。
然而，在X射线传感器中，由于折射率变化较小、反射率较低这样的X射线的特点，难以使用聚光用的透镜、反射镜，只能利用简单的光学***。因此，为了获取大面积的图像需要大面积的传感器，也存在电路元件区域903成为大面积的情况。
另一方面，如上所述，在半导体装置900中，未在基板接触部902的内部配置与N型半导体层907同极的N型基板接触。
因此，特别是若在使传感器大面积化的基础上使电路元件区域903的面积大面积化，则在多层布线形成工序中在等离子蚀刻接触孔、层叠金属时，没有在该等离子蚀刻中产生的由等离子引起的充电的退路。
另外，也产生若在晶片制造工序中的通路（贯通电极）形成工序、金属蚀刻工序中发生电弧放电，则没有冲击电流的退路，给晶片带来巨大损伤的问题。
此时，若在电路元件区域903内设置N型基板接触，则作为由等离子引起的充电的退路发挥功能。然而，若将该N型基板接触的电位固定在接地电位，则该N型基板接触和具有N型取出电极区域910、911的基板接触部902经由N型半导体层907连接，因此，从被电源924施加了正电位的基板接触部902向接地的N型基板接触部产生无用的电流。
另外，在对上述N型基板接触连接电源924的正极而施加了正向偏压的情况下，若由P型取出电极区域912和N型半导体层907形成的PN结的耗尽层到达该N型基板接触，则在P型取出电极区域912和N型基板接触之间引起击穿（break down）而产生无用的漏电电流，所以无法给予N型基板接触电位。
另一方面，例如若由P型取出电极区域912和N型半导体层907形成的PN结的耐压越低，则在等离子蚀刻时由等离子引起的充电流入时，也可能通过击穿而使充电流出。然而，为了将N型半导体层907的整体耗尽层化，N型半导体层907采用高电阻基板，由P型取出电极区域912和N型半导体层907形成的PN结例如具有几千伏的耐压，所以一般无法作为充电的退路而发挥功能。
发明内容
本发明是为了解决上述的技术问题而提出的，目的在于提供能够抑制无用的漏电电流的产生并能够防止由外来充电引起的损伤的半导体装置、半导体装置的制造方法以及搭载了半导体装置的***。
为了实现上述目的，技术方案1所记载的半导体装置，具备：第1导电类型的第1半导体层；电路层，其设置在上述第1半导体层的一主面上，并且包括形成有电路元件的与上述第1导电类型相反的导电类型的第2导电类型的第2半导体层；多层布线层，其具备多个分别包括层间绝缘膜和层叠在该层间绝缘膜上的布线层的层叠体，上述多层布线层以最下部的层叠体的层间绝缘膜位于上述电路层上且其他层叠体的层间绝缘膜位于下部的层叠体的布线层上的方式层叠上述多个层叠体而形成，并且将上述多个层叠体的预先决定的层叠体的布线层与上述电路元件连接；导电部，其构成为包括贯通导电体和电极并且与其他部位电隔离，上述贯通导电体是将上述电路层以及上述多层布线层从上述第1半导体层的上述一主面贯通至上述多层布线层的最上部的层叠体的上述层间绝缘膜的表面而设置的，上述电极形成在上述多层布线层的最上部的层叠体的布线层上并与上述贯通导电体连接；以及上述第1导电类型的区域，其与上述导电部连接并形成在上述第1半导体层的上述一主面，该第1导电类型的区域的杂质浓度比上述第1半导体层高。
另外，为了实现上述目的，技术方案2所记载的半导体装置具备：第1导电类型的第1半导体层；绝缘体层，其设置在上述第1半导体层的一主面上；第2导电类型的第2半导体层，其导电类型与设置在上述绝缘体层中的上述第1导电类型相反；电路元件，其设置在上述第2半导体层；多层布线层，其具备多个分别包括层间绝缘膜和层叠在该层间绝缘膜上的布线层的层叠体，上述多层布线层以最下部的层叠体的层间绝缘膜位于上述绝缘体层上且其他层叠体的层间绝缘膜位于下部的层叠体的布线层上的方式层叠上述多个层叠体而形成，并且将上述多个层叠体的预先决定的层叠体的布线层经由贯通上述绝缘体层而设置的贯通电极与上述电路元件连接；导电部，其构成为包括贯通导电体和电极，并且与其他部位电隔离，上述贯通导电体是将上述绝缘体层以及上述多层布线层从上述第1半导体层的上述一主面贯通至上述多层布线层的最上部的层叠体的层间绝缘膜的表面而设置的，所述电极形成在上述多层布线层的最上部的层叠体的布线层并与上述贯通导电体连接；上述第2导电类型的第1区域，其经由贯通上述绝缘体层而设置的贯通电极与上述多层布线层连接，并且，形成在上述第1半导体层的上述一主面；以及上述第1导电类型的第2区域，其与上述导电部连接并且形成在上述第1半导体层的上述一主面，该第1导电类型的第2区域的杂质浓度比上述第1半导体层高。
并且，技术方案9所述的***是搭载了技术方案1至8中任意一项所述的半导体装置的***。
另一方面，技术方案10所述的半导体装置的制造方法，其特征在于，具备：准备层叠体的工序，上述层叠体具备第1导电类型的第1半导体层、上述第1半导体层的一主面上的绝缘体层、以及上述绝缘体层上的第2半导体层；在上述第2半导体层形成电路元件的工序；在上述第1半导体层的上述一主面上形成与上述第1导电类型相反的导电类型的第2导电类型的第1区域、以及其质浓度比上述第1半导体层高的上述第1导电类型的第2区域的工序；在上述第2半导体层上形成第1层间绝缘膜的工序；通过等离子蚀刻在上述绝缘体层以及上述第1层间绝缘膜形成贯通孔，形成分别与上述电路元件、上述第1区域以及上述第2区域连接的多个第1贯通电极的工序；在上述第1层间绝缘膜上形成经由一方的上述第1贯通电极而连接上述电路元件和上述第1区域的一方的第1导电体、和经由另一方的上述第1贯通电极而与上述第2区域连接的另一方的上述第1导电体的第1布线工序；在上述第1层间绝缘膜上形成第2层间绝缘膜，通过等离子蚀刻在上述第2层间绝缘膜形成贯通孔，形成与分别与上述上述电路元件、上述第1区域以及上述第2区域连接的上述导电体连接的多个第2贯通电极的工序；以及在上述第2层间绝缘膜上形成经由上述一方的第1导电体以及一方的上述第2贯通电极而连接上述电路元件和上述第1区域的一方的第2导电体、和经由上述另一方的上述第1导电体和另一方的上述第2贯通电极而与上述第2区域连接的另一方的上述第2导电体的第2布线工序，上述第2区域、上述另一方的上述第1贯通电极、上述另一方的上述第1导电体、上述另一方的上述第2贯通电极、以及上述另一方的上述第2导电体与其他部位电隔离。
根据本发明，提供能够抑制无用的漏电电流的产生并能够防止由外来充电引起的损伤的半导体装置、半导体装置的制造方法以及搭载了半导体装置的***。
附图说明
图1是表示第1实施方式的半导体装置的示意性的结构的一个例子的纵剖视图。
图2是表示第1实施方式的半导体装置的示意性的结构的一个例子的俯视图。
图3是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图4是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图5是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图6是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图7是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图8是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图9是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图10是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图11是用于说明第1实施方式的半导体装置的制造工序的一个例子的纵剖视图。
图12是表示第2实施方式的半导体装置的示意性的结构的一个例子的俯视图。
图13是表示第3实施方式的X射线拍摄装置的整体结构的结构图。
图14是表示以往的半导体装置的示意性的结构的一个例子的俯视图。
图15是表示以往的半导体装置的示意性的结构的一个例子的纵剖视图。
符号说明：9…P型半导体层；10…隐埋氧化膜；11…N型半导体层；12…栅极氧化膜；15…栅极电极；16…LDD区域；17…侧墙；18、19…P型取出电极区域；20…绝缘膜；21…层间绝缘膜；22…场氧化膜；23…像素；24…第2基板接触部；25…层间膜；30…电源；32…GND；40…MOS型晶体管；42、44、45…第1基板接触部；46、48…二极管；49…电路元件区域；50…第2基板接触部；90…P型半导体层；100…半导体装置；151、152…主面；181、182、183…N型取出电极区域；201、202、203、204、205、206、207…第1接触孔；211、212、213、214、215、216、217…第2接触孔；221、222、223、224、225、226、227…第1通路；231、232、233、234、235、236、237…第2通路；240…第1层布线；241、242、243、244、245、246、247…第1导电体；250…第2层布线；251、252、253、254、256、257…第2导电体；260…电极；280…背面电极；300…半导体装置；302…第1基板接触部；304…X射线传感器像素部；306…单体像素电路；800…食品X射线异物检测***；802…X射线传感器；804…X射线源；806…X射线；808…被检查物品；810…传送带；812…PC；814…电缆；900…半导体装置；902…基板接触部；903…电路元件区域；904…MOS型晶体管；905…二极管；906…单体像素电路；907…N型半导体层；908…P型半导体层；909…隐埋氧化膜；910、911…N型取出电极区域；912…P型取出电极区域；920、921、922…电极；924…电源。
具体实施方式
第1实施方式
以下，参照附图详细地对本实施方式的半导体装置100进行说明。
此外，本实施方式的半导体装置100能够构成为作为对X射线、β射线、可见光等具有感光度的传感器，以下，以作为X射线传感器发挥功能的半导体装置100为例进行说明。
首先，参照图1以及图2，对本实施方式的半导体装置100的结构进行说明。
如图1所示，本实施方式的半导体装置100使用SOI基板，该SOI基板构成为包括层叠在由N型的硅（Si）支承基板构成的N型半导体层11上的隐埋氧化膜10、和层叠在该隐埋氧化膜10上的P型半导体层90。
在SOI基板上形成有绝缘膜20（由隐埋氧化膜10和后述的场氧化膜22以及层间膜25构成）以及层间绝缘膜21，并且形成有作为周边电路元件的MOS型晶体管（场效应晶体管）40、二极管46、48、第1基板接触部42、44、以及第2基板接触部50。此外，这里将在后述的N型取出电极区域或P型取出电极区域（所谓的基板接触）包括与该N型取出电极区域或P型取出电极区域连接的导电体的结构称作“基板接触部”。
第1基板接触部42以及44表示图2所示的构成为环状的基板接触部45的局部剖面。
MOS型晶体管40构成为包括P型半导体层90、形成在源极、漏极和沟道之间的作为低浓度N型杂质区域的LDD（Lightly Doped Drain：轻掺杂漏区）区域16、栅极氧化膜12、栅极电极15、与MOS型晶体管40的漏极连接的第1通路222、第1导电体242、第2通路232、第2导电体252、与源极连接的第1通路223、第1导电体243、第2通路233、以及第2导电体253。
此外，第1导电体242以及243是形成在半导体装置100的多层布线中的第1层布线240的一部分，第2导电体252以及253是第2层布线250的一部分。其他的第1导电体以及第2导电体也相同。
形成于半导体装置100的MOS型晶体管40、以及二极管46、48等电路元件通过上述第1层布线240或第2层布线250进行规定的连接，在图1中，作为一个例子，示出MOS型晶体管40的源极和二极管46的阳极通过第1层布线240连接的状态。此外，这样的电路元件彼此的连接并不局限于如图1所示那样地直接连接的情况，也存在经由二极管、电阻、电容器等其他电路元件连接的情况。
二极管46构成为包括形成于N型半导体层11的主面（表面）151的作为高浓度P型区域的P型取出电极区域18、与P型取出电极区域18连接的第1通路224、第1导电体244、第2通路234、以及第2导电体254。另外，二极管48构成为包括形成于N型半导体层11的主面151的作为高浓度P型区域的P型取出电极区域19、与P型取出电极区域19连接的第1通路226、第1导电体246、第2通路236、以及第2导电体256。
由P型取出电极区域18和N型半导体层11之间的PN结，或通过P型取出电极区域19和N型半导体层11之间的PN结，构成X射线检测用的二极管部。
第1基板接触部42构成为包括作为比N型半导体层11的浓度高的N型杂质区域的N型取出电极区域181、与N型取出电极区域181连接的第1通路221、第1导电体241、第2通路231、以及第2导电体251。
另外，第1基板接触部44构成为包括作为比N型半导体层11的浓度高的N型杂质区域的N型取出电极区域183、与N型取出电极区域183连接的第1通路227、第1导电体247、第2通路237、以及第2导电体257。
第2基板接触部50构成为包括作为比N型半导体层11的浓度高的N型杂质区域的N型取出电极区域182、与N型取出电极区域182连接的第1通路225、第1导电体245、第2通路235、以及电极260。
如图2所示，电极260配置在被第1基板接触部45围起的电路元件区域49的内部。但是，电极260不与其他任何的通路、导电体连接，成为浮置（浮动）电极。在图2中，并不对配置电路元件区域49内的电极260的位置进行特别限定，但从电极260的作用的均匀性考虑，更加优选配置在中央部。
此外，在图2中，省略图示了与MOS型晶体管40连接的第2导电体252、253等其他的第2导电体。
并且，在与半导体装置100的主面151相反一侧的主面152设置有背面电极280。
此外，在本实施方式中，背面电极280并不是必须的。这是因为虽然背面电极280与N型取出电极区域181、183一样地作为二极管46以及48的阴极电极而发挥功能，但仅通过N型取出电极区域181、183也能够施加偏压。
在图1中一并示出通过电源30以及GND32施加给半导体装置100的偏压***。第1基板接触部42的第2导电体251、第1基板接触部44的第2导电体257、以及背面电极280与电源30的正极连接，N型取出电极区域181、183以及N型半导体层11被正电压偏压。这里，第2导电体251以及257分别作为二极管46以及48的阴极电极而发挥功能。
另一方面，二极管46的第2导电体254以及二极管48的第2导电体256与电源30的负极连接，并且与GND连接，P型取出电极区域18以及19被偏压成接地电位。这里，第2导电体254以及256分别作为二极管46以及48的阳极电极发挥功能。
在上述偏压***中，通过从电源30施加100～300V左右的高电压，构成X射线检测用的二极管46以及48的N型半导体层11被耗尽。另外，与MOS型晶体管40的漏极连接的第2导电体252、与源极连接的第2导电体253、以及栅极电极15分别通过未图示的布线（第1层布线240或第2层布线250）与电源连接，被偏压成与各自的功能对应的电压。
在本实施方式的半导体装置100中，第2基板接触部50的第1导电体245以及电极260完全不与第2基板接触部50以外的通路或金属布线连接。因此，第2基板接触部50在由包括第1基板接触部42以及44的第1基板接触部45围起的区域内成为浮置电极。
因此，例如在产生电弧放电引起的冲击电流的情况下，如图1中的虚线箭头C所示那样，使该冲击电流通过第2基板接触部50流入基板背面，能够防止给半导体装置100带来破坏性的损伤。即，第2基板接触部50在半导体装置100中像避雷针那样动作。
另外，即便是半导体装置100动作的状态，由于第2基板接触部50浮置，所以也不会产生第2基板接触部50和第1基板接触部45之间的无用的漏电电流、或由第2基板接触部50和二极管46或48之间的击穿的产生而导致的无用的漏电电流。
接下来，对本实施方式的半导体装置100的制造方法进行说明。
首先，如图3所示，制作SOI基板，该SOI基板夹着作为一个例子的约200nm厚的隐埋氧化膜10，在一方侧具有作为一个例子的约88nm厚的P型半导体层9，在另一方侧具有作为一个例子的约700μm厚的N型半导体层11。隐埋氧化膜10例如能够使用二氧化硅（SiO2）膜。此时，P型半导体层9由作为一个例子的比电阻10Ω·cm的P型基板形成，N型半导体层11由作为一个例子的10kΩ·cm的N型基板形成。
接下来，在P型半导体层9的上表面形成衬底氧化膜（SiO2），通过CVD等在该衬底氧化膜上形成氮化膜（Si3N4）（省略图示）。而且，通过蚀刻除去应形成场氧化膜的区域的氮化膜后，通过LOCOS（LocalOxidization of Silicon：硅的局部氧化）形成法将氮化膜作为掩模，形成场氧化膜22。然后，通过除去氮化膜以及衬底氧化膜，如图4所示，形成作为有源区域的P型半导体层90。
接下来，通过CVD等在P型半导体层90以及场氧化膜22的表面（图4所示的上侧整个表面）形成栅极氧化膜12，在该栅极氧化膜12上进一步堆积多晶硅膜，对利用光致抗蚀剂进行了图案刻画的多晶硅膜进行干式蚀刻（省略图示），如图5所示，在P型半导体层90的栅极氧化膜12上形成栅极电极15。
接下来，除去光致抗蚀剂后，如图6所示，以较薄且低浓度的方式向P型半导体层90注入源极·漏极的杂质离子，形成LDD区域16。并且，在栅极电极15的侧壁部形成侧墙（side wall spacer）17。然后，再次高浓度地注入漏极的离子，形成MOS型晶体管40。
形成MOS型晶体管40后，利用光致抗蚀剂覆盖与应形成在N型半导体层11的主面151上的N型取出电极区域181、182、183以及P型取出电极区域18、19对应的区域以外的场氧化膜22上的区域，将该光致抗蚀剂作为掩模而对场氧化膜22以及隐埋氧化膜10进行蚀刻后，除去该光致抗蚀剂。
并且，作为一个例子，向兼具二极管46、48的阴极的构成第1基板接触部42、44的N型取出电极区域181、183、以及构成第2基板接触部50的N型取出电极区域181注入注入能量60keV、剂量5．0×1015cm-2左右的杂质31P＋（磷）。由此，如图7所示，形成N型取出电极区域181、182、183。
另外，作为一个例子，向兼具二极管46、48的阳极的形成P型取出电极区域18、19的区域注入注入能量40keV、剂量5．0×1015cm-2左右的杂质11B＋（硼）。由此，如图7所示，形成P型取出电极区域18、19。形成P型取出电极区域18、19、以及N型取出电极区域181、182、183后，如图7所示，使CVD膜堆积从而形成层间膜25。
并且，利用光致抗蚀剂掩盖形成MOS型晶体管40的第1通路222、223以及第1导电体242、243（P型半导体层90的第1通路以及第1导电体）的区域、以及形成N型半导体层11的第1通路221、224、225、226、227以及第1导电体241、244、245、246、247的区域以外的区域，通过等离子蚀刻，如图8所示，形成第1接触孔201、202、203、204、205、206、207。并且，通过CVD等向第1接触孔201、202、203、204、205、206、207隐埋金属例如钨（W）层，形成第1通路221、222、223、224、225、226、227（也参照图9）。
接下来，通过蚀刻通过CVD等形成的金属层的第1导电体形成区域外的部分，如图9所示，形成第1导电体241、242、243、244、245、246、247。作为形成第1导电体的金属，例如能够使用铝（Al）。然后，在N型半导体层11的主表面152上通过Al等形成背面电极280。
接下来，再次使CVD膜堆积而形成层间绝缘膜21，利用光致抗蚀剂掩盖形成与第1导电体连接的第2导电体的区域以外的区域，通过等离子蚀刻，如图10所示，形成第2接触孔211、212、213、214、215、216、217。并且，通过CVD等向第2接触孔211、212、213、214、215、216、217隐埋金属层例如钨（W）层，形成第2通路231、232、233、234、235、236、237（也参照图11）。
接下来，通过蚀刻通过CVD等形成的金属层的第2导电体形成区域外的部分，如图11所示，形成第2导电体251、252、253、254、256、257以及电极260。作为形成第2导电体251、252、253、254、256、257以及电极260的金属，例如能够使用铝（Al）。
在以上的本实施方式的半导体装置100的制造方法的各工序中，构成第2基板接触部50的第1通路225、第1导电体245、第2通路235以及电极260均不与其他任何的通路或导电体连接，第2基板接触部50被形成为浮置电极。
根据上述的本发明的半导体装置100的制造工序，例如在图10所示的等离子蚀刻工序中，在蚀刻结束而形成有第2接触孔211、212、213、214、215、216、217后，即便产生图10中的实线箭头P所示的等离子，也能够如图10中的虚线箭头C所示那样，使由等离子引起的充电经由第2基板接触部50以及背面电极280，从载置有半导体装置100的晶片的金属制的工作台（省略图示）流出。因此，能够防止给制造中的半导体装置100的晶片带来损伤。
此外，对使由等离子引起的充电流出而言，背面电极280不是必须的，因此，不是必须在图9所示的工序中形成。即，例如也可以在图11所示的工序中形成，另外，也可以不形成背面电极280。这是因为即便是未形成背面电极280的状态，N型半导体层11也是导体，所以能够使由等离子引起的充电流出。
另外，即便是在制造工序的中途产生电弧放电，也能够如上述图10中的虚线箭头C所示那样，使由电弧放电引起的冲击电流经由第2基板接触部50流出至基板背面。因此，能够防止电弧放电对制造中的半导体装置100的晶片带来损伤。
此外，在本实施方式中，以形成双层的布线层的情况为例进行了说明，但本发明并不局限于此，能够形成任意数量的布线层。该情况下，只要与布线层的数量相应地反复形成图10以及图11所示的层间绝缘膜、通路、导电体即可。多层布线的布线层的数量越是增加，受到等离子蚀刻时的等离子引起的充电、或电弧放电引起的冲击电流的影响的可能性越高，所以本实施方式的半导体装置100的效果更加显著。
另外，在本实施方式中，以在全部的第1导电体上形成第2导电体的情况（参照图11等）为例进行了说明，但是并不局限于此，能够在第1导电体上选择还需要连接的位置，形成第2导电体。
如以上说明所示，根据本实施方式的半导体装置100，能够提供能够抑制无用的漏电电流的产生并能够防止由外来充电引起的损伤的半导体装置、半导体装置的制造方法以及搭载了半导体装置的***。
第2实施方式
参照图12，对本实施方式的半导体装置300进行说明。
本实施方式的半导体装置300是将构成为包括半导体装置100中的MOS型晶体管40、二极管46、48的单体像素电路配置成多个阵列状的方式。
在半导体装置300中，如图12所示，在第1基板接触部302内，以10μm～50μm的间距p在X、Y方向上铺满单体像素电路306，构成X射线传感器像素部304。在单体像素电路306内配置多个作为像素的二极管23（在图12中为四个），并且将一个第2基板接触部24（浮置电极）配置在单体像素电路306的大致中央部。
在如上所述那样构成的半导体装置300中，由于第2基板接触部24被以与单体像素电路306相同的间隔配置，所以遍及半导体装置300的整个面或遍及晶片制造时的晶片整个面，第2基板接触部24被同样地配置。因此，能够更加高效地使由等离子蚀刻时的等离子引起的充电，或电弧放电时的冲击电流流出。
第3实施方式
参照图13，对搭载了上述实施方式的半导体装置100的***进行说明。作为一个例子，能够将上述实施方式的半导体装置100应用于各种用途的X射线拍摄***，例如能够应用于食品X射线异物检测、***摄影、牙科X射线检查等***，但图13是其中应用于食品X射线异物检测***800的例子。
如图13所示，食品X射线异物检测***800构成为包括X射线传感器802、X射线源804、传送带810以及PC（Personal Computer）812。
X射线传感器802是由上述实施方式的半导体装置100构成的X射线传感器，例如，能够将半导体装置100设为配置成直线状的线传感器。
X射线源804例如是由X射线管等构成的产生X射线806的装置，另外，PC812具有对通过X射线传感器802形成的图像进行处理的功能。
在食品X射线异物检测***800中，从X射线源804向由传送带810输送来的作为被检查物品808的带有包装的食品照射X射线806，通过X射线传感器802检测该照射的X射线的透过等级。经由电缆814将检测出的信号发送给PC812进行图像处理，从而能够选择拣选出混在被检查物品808内的金属片等异物。
如上所述，根据搭载了上述实施方式的半导体装置100的本实施方式的食品X射线异物检测***800，即便是在食品X射线异物检测***800运转中，且上述实施方式的半导体装置100动作的状态下，也不会产生第2基板接触部50和第1基板接触部42、44之间的无用的漏电电流、或由第2基板接触部50和二极管46或48之间的击穿的产生而导致的无用的漏电电流。
这里，在本实施方式中，以搭载了半导体装置100的***为例进行了说明，但即便是搭载了半导体装置300的***也能够起到相同的效果。
此外，在上述各实施方式中，对作为基板使用了N型半导体层11的半导体装置进行了说明，但是并不局限于此，也能够应用于作为基板使用了P型半导体层的半导体装置，在该情况下，针对其他的区域，也将与P型对应的设为N型，将与N型对应的设为P型即可。
另外，在上述各实施方式中，以作为周边电路元件包括MOS型晶体管的构成为例进行了说明，但是并不局限于此，也可以包括其他二极管、电阻、电容器等。
以上，说明了本发明的各种典型的实施方式，但本发明并不局限于这些实施方式。因此，本发明的范围仅由专利要求保护的范围进行限定。

Claims (11)

1.一种半导体装置，其特征在于，具备：
第1导电类型的第1半导体层；
电路层，其设置在所述第1半导体层的一主面上，并且包括形成有电路元件的与所述第1导电类型相反的导电类型的第2导电类型的第2半导体层；
多层布线层，其具备多个分别包括层间绝缘膜和层叠在该层间绝缘膜上的布线层的层叠体，所述多层布线层以最下部的层叠体的层间绝缘膜位于所述电路层上且其他层叠体的层间绝缘膜位于下部的层叠体的布线层上的方式层叠所述多个层叠体而形成，并且将所述多个层叠体的预先决定的层叠体的布线层与所述电路元件连接；
导电部，其构成为包括贯通导电体和电极并且与其他部位电隔离，所述贯通导电体是将所述电路层以及所述多层布线层从所述第1半导体层的所述一主面贯通至所述多层布线层的最上部的层叠体的所述层间绝缘膜的表面而设置的，所述电极形成在所述多层布线层的最上部的层叠体的布线层并与所述贯通导电体连接；以及
所述第1导电类型的区域，其与所述导电部连接并形成在所述第1半导体层的所述一主面，该第1导电类型的区域的杂质浓度比所述第1半导体层高。
2.一种半导体装置，其特征在于，具备：
第1导电类型的第1半导体层；
绝缘体层，其设置在所述第1半导体层的一主面上；
第2导电类型的第2半导体层，其导电类型与设置在所述绝缘体层中的所述第1导电类型相反；
电路元件，其设置在所述第2半导体层；
多层布线层，其具备多个分别包括层间绝缘膜和层叠在该层间绝缘膜上的布线层的层叠体，所述多层布线层以最下部的层叠体的层间绝缘膜位于所述绝缘体层上且其他层叠体的层间绝缘膜位于下部的层叠体的布线层上的方式层叠所述多个层叠体而形成，并且将所述多个层叠体的预先决定的层叠体的布线层经由贯通所述绝缘体层而设置的贯通电极与所述电路元件连接；
导电部，其构成为包括贯通导电体和电极并且与其他部位电隔离，所述贯通导电体是将所述绝缘体层以及所述多层布线层从所述第1半导体层的所述一主面贯通至所述多层布线层的最上部的层叠体的层间绝缘膜的表面而设置的，所述电极形成在所述多层布线层的最上部的层叠体的布线层并与所述贯通导电体连接；
所述第2导电类型的第1区域，其经由贯通所述绝缘体层而设置的贯通电极与所述多层布线层连接，并且形成在所述第1半导体层的所述一主面；以及
所述第1导电类型的第2区域，其与所述导电部连接并且形成在所述第1半导体层的所述一主面，该第1导电类型的第2区域的杂质浓度比所述第1半导体层高。
3.根据权利要求2所述的半导体装置，其特征在于，
还具备所述第1导电类型的第3区域，该第1导电类型的第3区域是以包围所述电路元件、所述第1区域以及所述第2区域的方式而设置的，并且经由将所述绝缘体层以及所述多层布线层从所述第1半导体层的所述一主面贯通至所述多层布线层的最上部的层叠体的层间绝缘膜的表面而设置的贯通电极，与形成在所述多层布线层的最上部的层叠体的布线层的电极连接，并且所述第1导电类型的第3区域形成在所述第1半导体层的所述一主面，该第1导电类型的第3区域的杂质浓度比所述第1半导体层高。
4.根据权利要求2或3所述的半导体装置，其特征在于，
在与所述第1半导体层的所述一主面相反一侧的主面还具备与所述第1半导体层电连接的背面电极。
5.根据权利要求2至4中任意一项所述的半导体装置，其特征在于，
在所述第1半导体层上，构成为包括多个所述第1区域以及按这些多个所述第1区域的每一个而设置的一个或者多个所述第2区域的单位区域被形成为多个阵列状。
6.根据权利要求2至5中任意一项所述的半导体装置，其特征在于，
所述第1导电类型是N型，所述第2导电类型是P型。
7.根据权利要求2至6中任意一项所述的半导体装置，其特征在于，
所述第1区域以及所述第1半导体层作为检测放射线的传感器而被构成。
8.根据权利要求3至7中任意一项所述的半导体装置，其特征在于，
还具备电压施加单元，该电压施加单元经由所述多层布线层向所述第1区域施加负极侧的电位，向所述第3区域施加正极侧的电位。
9.一种搭载了权利要求1至8中任意一项所述的半导体装置的***。
10.一种半导体装置的制造方法，其特征在于，具备：
准备层叠体的工序，所述层叠体具备第1导电类型的第1半导体层、所述第1半导体层的一主面上的绝缘体层、以及所述绝缘体层上的第2半导体层；
在所述第2半导体层形成电路元件的工序；
在所述第1半导体层的所述一主面形成与所述第1导电类型相反的导电类型的第2导电类型的第1区域、以及其杂质浓度比所述第1半导体层高的所述第1导电类型的第2区域的工序；
在所述第2半导体层上形成第1层间绝缘膜的工序；
通过等离子蚀刻在所述绝缘体层以及所述第1层间绝缘膜形成贯通孔，形成分别与所述电路元件、所述第1区域以及所述第2区域连接的多个第1贯通电极的工序；
在所述第1层间绝缘膜上形成经由一方的所述第1贯通电极而连接所述电路元件和所述第1区域的一方的第1导电体、和经由另一方的所述第1贯通电极而与所述第2区域连接的另一方的所述第1导电体的第1布线工序；
在所述第1层间绝缘膜上形成所述第2层间绝缘膜，通过等离子蚀刻在所述第2层间绝缘膜形成贯通孔，形成与分别与所述电路元件、所述第1区域以及所述第2区域连接的所述导电体连接的多个第2贯通电极的工序；以及
在所述第2层间绝缘膜上形成经由所述一方的第1导电体以及一方的所述第2贯通电极而连接所述电路元件和所述第1区域的一方的第2导电体、和经由所述另一方的所述第1导电体和另一方的所述第2贯通电极而与所述第2区域连接的另一方的所述第2导电体的第2布线工序，
所述第2区域、所述另一方的所述第1贯通电极、所述另一方的所述第1导电体、所述另一方的所述第2贯通电极、以及所述另一方的所述第2导电体与其他部位电隔离。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，
在所述第2布线工序后，还具备反复多次与形成所述第2贯通电极的工序以及所述第2布线工序相同工序的工序。
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