CN103973100A - 一种正负电压产生装置 - Google Patents

Abstract

本发明公开了一种正负电压产生装置，以解决flash存储器依靠单独的正压电荷泵或负压电荷泵产生正高压或负高压造成的面积浪费的问题。所述装置包括：推举电容、传输级和四相位时钟电路，推举电容与传输级连接，四相位时钟电路与推举电容连接，所述装置还包括：第一控制开关和第二控制开关；第一控制开关和第二控制开关分别连接传输级的两端；第一控制开关包括NMOS管、PMOS管、VPOS PIN脚、GND和NVEN PIN脚；第二控制开关包括NMOS管、PMOS管、VNEG PIN脚、VDD和NVEN PIN脚；所述装置产生正高压或负高压的过程只在一个电荷泵中完成，节省了flash存储器的芯片面积。

Description

一种正负电压产生装置

技术领域

本发明涉及存储器技术领域，特别是涉及一种正负电压产生装置。

背景技术

现有的flash存储器中存在两种电荷泵，分别为正压电荷泵和负压电荷泵。依靠正压电荷泵产生正电压，依靠负压电荷泵产生负电压。如果flash存储器需要使用正电压和负电压，需要在芯片中同时设置正压电荷泵和负压电荷泵；如果flash存储器不同时使用正电压和负电压，其中的正压电荷泵或者负压电荷泵将浪费flash存储器芯片的面积。

发明内容

本发明公开了一种正负电压产生装置，以解决背景技术中flash存储器依靠单独的正压电荷泵或负压电荷泵产生正高压或负高压造成的面积浪费的问题。

为了解决上述问题，本发明公开了一种正负电压产生装置，包括推举电容、传输级和四相位时钟电路，所述推举电容与所述传输级连接，所述四相位时钟电路与所述推举电容连接，还包括：第一控制开关和第二控制开关；所述第一控制开关和所述第二控制开关分别连接所述传输级的两端；

所述第一控制开关包括NMOS管、PMOS管、VPOS PIN脚、GND和NVEN PIN脚；

所述第二控制开关包括NMOS管、PMOS管、VNEG PIN脚、VDD和NVEN PIN脚；

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字低电平时，所述第一控制开关和所述第二控制开关的PMOS管均导通，所述第一控制开关和所述第二控制开关的NMOS管均断开，所述第二控制开关的VDD接入电荷，并由所述四相位时钟电路控制电荷传输，所述第一控制开关的VPOS PIN脚输出正高压；

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字高电平时，所述第一控制开关和所述第二控制开关的PMOS管均断开，所述第一控制开关和所述第二控制开关的NMOS管均导通，所述第一控制开关的GND接地，并由所述四相位时钟电路控制电荷传输，所述第二控制开关的VNEG PIN脚输出负高压。

优选的，在所述第一控制开关中，所述NMOS管的栅极、所述PMOS管的栅极与所述NVEN PIN脚相连，所述NMOS管的源极与所述PMOS管的源极连接并接入所述传输级，所述PMOS管的漏极与所述VPOS PIN脚连接，所述NMOS管的漏极与所述GND连接。

优选的，在所述第二控制开关中，所述NMOS管的栅极、所述PMOS管的栅极与所述NVEN PIN脚相连，所述NMOS管的源极与所述PMOS管的源极连接并接入所述传输级，所述PMOS管的漏极与所述VDD连接，所述NMOS管的漏极与所述VNEG PIN脚连接。

优选的，所述四相位时钟电路的时钟具有预先设定的时序关系。

优选的，所述传输级中的一对NMOS管与对应连接的所述推举电容中的两个PMOS管组成一个MOS级。

优选的，相邻的所述两个MOS级组成一个独立单元。

优选的，所述独立单元的数量与所述第一控制开关的VPOS PIN脚输出的正电压值成正比，或者，与所述第二控制开关的VNEG PIN脚输出的负电压值成正比。

优选的，所述四相位时钟电路与所述推举电容连接，包括：

所述四相位时钟电路中具有相同时序关系的分路与同一MOS级中的推举电容连接。

优选的，所述由所述四相位时钟电路控制电荷传输，包括：

根据所述四相位时钟电路的时钟的时序关系控制电荷通过传输级，向要求的方向传输。

优选的，所述依据所述具有时序关系的电流推送或吸取电荷，包括：

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字低电平时，从所述第二控制开关的VDD推送正电荷至所述第一控制开关的VPOS PIN脚；

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字高电平时，从所述第一控制开关的GND推送负电荷至所述第二控制开关的VNEG PIN脚。

与背景技术相比，本发明实施例包括以下优点：

通过接入数字高电平或者数字低电平，调整两个控制开关中的PMOS管和NMOS管的导通与断开。当输入数字高电平时，两个控制开关中的PMOS管导通，NMOS管断开，并由四相位时钟电路控制接入的电荷，产生正高压并输出；当输入数字低电平时，两个控制开关中的PMOS管断开，NMOS管导通，并由四相位时钟电路控制接入的电荷，产生负高压并输出。产生正高压或负高压的过程只在一个电荷泵中完成，不需要独立的正压电荷泵和负压电荷泵，节省了flash存储器的芯片面积。

同时，以独立单元为单位，增加或减少独立单元的数量，可以相应地增加或减小产生的正电压或负电压的数值。

附图说明

图1是示出了本发明实施例中一种正负电压产生装置示意图；

图2是示出了本发明实施例中一种正负电压产生装置示意图；

图3是示出了本发明实施例中四相位时钟电路时序关系示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

本发明实施例公开了一种正负电压产生装置，所述一种正负电压产生装置，具体可以为用于产生正负电压的电荷泵。在所述一种正负电压产生装置中，包括两个控制开关，通过两个控制开关中PMOS管和NMOS管的导通或断开关系，以及，四相位时钟电路的控制，相应地产生正电压或者负电压。

下面通过列举几个具体的实施例详细介绍本发明公开的一种正负电压产生装置。

实施例一

详细介绍本发明实施例公开的一种正负电压产生装置。

参照图1，示出了本发明实施例中一种正负电压产生装置示意图。

所述一种正负电压产生装置，具体可以包括：推举电容10、传输级12、四相位时钟电路14、第一控制开关16和第二控制开关18。

其中，所述推举电容10与所述传输级12连接，所述四相位时钟电路14与所述推举电容10连接，所述第一控制开关16和所述第二控制开关18分别连接所述传输级12的两端。

具体地，所述第一控制开关16可以包括NMOS管、PMOS管、VPOS PIN脚、GND和NVEN PIN脚。

优选的，所述第一控制开关16中可以只包括一个NMOS管，一个PMOS管、一个VPOS PIN脚、一个GND和一个NVEN PIN脚。

具体地，所述第二控制开关18可以包括NMOS管、PMOS管、VNEG PIN脚、VDD和NVEN PIN脚。

优选的，所述第二控制开关18中可以只包括一个NMOS管、一个PMOS管、一个VNEG PIN脚、一个VDD和一个NVEN PIN脚。

所述传输级12采用NMOS管，源端朝向输出端口VNEG，衬底接源端，可以最大限度地减小阈值损失。

所述推举电容10由PMOS管替代，其源端、漏端和衬底接在一起，作为电容的一个端口，连接到四相位时钟电路14，PMOS管的栅极连接到传输级12。

当所述第一控制开关16和所述第二控制开关18的NVEN PIN脚均接入数字低电平时，所述第一控制开关16和所述第二控制开关18的PMOS管均导通，所述第一控制开关16和所述第二控制开关18的NMOS管均断开，所述第二控制开关18的VDD接入电荷，并由所述四相位时钟电路14控制电荷传输，所述第一控制开关16的VPOS PIN脚输出正高压。

当所述第一控制开关16和所述第二控制开关18的NVEN PIN脚均接入数字高电平时，所述第一控制开关16和所述第二控制开关18的PMOS管均断开，所述第一控制开关16和所述第二控制开关18的NMOS管均导通，所述第一控制开关16的GND接地，并由所述四相位时钟电路14控制电荷传输，所述第二控制开关18的VNEG PIN脚输出负高压。

综上所述，本发明实施例公开的一种正负电压产生装置，与背景技术相比，具有以下优点：

通过接入数字高电平或者数字低电平，调整两个控制开关中的PMOS管和NMOS管的导通与断开。当输入数字高电平时，两个控制开关中的PMOS管导通，NMOS管断开，并由四相位时钟电路控制接入的电荷，产生正电压并输出；当输入数字低电平时，两个控制开关中的PMOS管断开，NMOS管导通，并由四相位时钟电路控制接入的电荷，产生负电压并输出。产生正电压或负电压的过程只在一个电荷泵中完成，不需要独立的正压电荷泵和负压电荷泵，节省了flash存储器的芯片面积。

实施例二

详细介绍本发明实施例公开的一种正负电压产生装置。

参照图2，示出了本发明实施例中一种正负电压产生装置示意图。

所述一种正负电压产生装置，具体可以包括：推举电容、传输级、四相位时钟电路、第一控制开关和第二控制开关。

其中，所述推举电容与所述传输级连接。所述四相位时钟电路与所述推举电容连接，具体地，所述四相位时钟电路中具有相同时序关系的分路与同一MOS级中的推举电容连接。

所述第一控制开关和所述第二控制开关分别连接所述传输级的两端，所述四相位时钟电路的时钟具有预先设定的时序关系，时序关系如图3所示。PH1-PH4分别代表四种时序关系。

具体地，所述第一控制开关可以包括NMOS管、PMOS管、VPOS PIN脚、GND和NVEN PIN脚。在所述第一控制开关中，所述NMOS管的栅极、所述PMOS管的栅极与所述NVEN PIN脚相连，所述NMOS管的源极与所述PMOS管的源极连接并接入所述传输级，所述PMOS管的漏极与所述VPOS PIN脚连接，所述NMOS管的漏极与所述GND连接。

具体地，所述第二控制开关可以包括NMOS管、PMOS管、VNEG PIN脚、VDD和NVEN PIN脚。在所述第二控制开关中，所述NMOS管的栅极、所述PMOS管的栅极与所述NVEN PIN脚相连，所述NMOS管的源极与所述PMOS管的源极连接并接入所述传输级，所述PMOS管的漏极与所述VDD连接，所述NMOS管的漏极与所述VNEG PIN脚连接。

所述传输级采用NMOS管，源端朝向输出端口VNEG，衬底接源端，可以最大限度地减小阈值损失。

所述推举电容由PMOS管替代，其源端、漏端和衬底接在一起，作为电容的一个端口，连接到四相位时钟电路，PMOS管的栅极连接到传输级。

所述传输级中的一对NMOS管与对应连接的所述推举电容中的两个PMOS管组成一个MOS级。相邻的所述两个MOS级组成一个独立单元。

所述独立单元的数量与所述第一控制开关的VPOS PIN脚输出的正电压值成正比，或者，与所述第二控制开关的VNEG PIN脚输出的负电压值成正比。

图2中stage1可以为第一MOS级，stage2可以为第二MOS级，stage1和stage2共同组成一个独立单元，在所述一种正负电压产生装置中，不断复制该独立单元，产生的正电压或负电压相应地越高。

与stage1相连的时钟PH1和PH4均为“凸”，与stage2相连的时钟PH2和PH3均为“凹”。

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字低电平时，所述第一控制开关和所述第二控制开关的PMOS管均导通，所述第一控制开关和所述第二控制开关的NMOS管均断开，所述第二控制开关的VDD接入电荷，并由所述四相位时钟电路控制电荷传输，所述第一控制开关的VPOS PIN脚输出正高压。

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字高电平时，所述第一控制开关和所述第二控制开关的PMOS管均断开，所述第一控制开关和所述第二控制开关的NMOS管均导通，所述第一控制开关的GND接地，并由所述四相位时钟电路控制电荷传输，所述第二控制开关的VNEG PIN脚输出负高压。

上述由所述四相位时钟电路控制电荷传输，具体可以包括：

根据所述四相位时钟电路的时钟的时序关系控制电荷通过传输级，向要求的方向传输。

其中，依据所述具有时序关系的电流推送或吸取电荷，具体可以为：

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字低电平时，从所述第二控制开关的VDD推送正电荷至所述第一控制开关的VPOS PIN脚。

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字高电平时，从所述第一控制开关的GND推送负电荷至所述第二控制开关的VNEG PIN脚。

综上所述，本发明实施例公开的一种正负电压产生装置，与背景技术相比，具有以下优点：

通过接入数字高电平或者数字低电平，调整两个控制开关中的PMOS管和NMOS管的导通与断开。当输入数字高电平时，两个控制开关中的PMOS管导通，NMOS管断开，并由四相位时钟电路控制接入的电荷，产生正电压并输出；当输入数字低电平时，两个控制开关中的PMOS管断开，NMOS管导通，并由四相位时钟电路控制接入的电荷，产生负电压并输出。产生正电压或负电压的过程只在一个电荷泵中完成，不需要独立的正压电荷泵和负压电荷泵，节省了flash存储器的芯片面积。

同时，以独立单元为单位，增加或减少独立单元的数量，可以相应地增加或减小产生的正电压或负电压的数值。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上对本发明实施例所公开的一种正负电压产生装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种正负电压产生装置，包括推举电容、传输级和四相位时钟电路，所述推举电容与所述传输级连接，所述四相位时钟电路与所述推举电容连接，其特征在于，还包括：第一控制开关和第二控制开关；所述第一控制开关和所述第二控制开关分别连接所述传输级的两端；

所述第一控制开关包括NMOS管、PMOS管、VPOS PIN脚、GND和NVEN PIN脚；

所述第二控制开关包括NMOS管、PMOS管、VNEG PIN脚、VDD和NVEN PIN脚；

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字低电平时，所述第一控制开关和所述第二控制开关的PMOS管均导通，所述第一控制开关和所述第二控制开关的NMOS管均断开，所述第二控制开关的VDD接入电荷，并由所述四相位时钟电路控制电荷传输，所述第一控制开关的VPOS PIN脚输出正高压；

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字高电平时，所述第一控制开关和所述第二控制开关的PMOS管均断开，所述第一控制开关和所述第二控制开关的NMOS管均导通，所述第一控制开关的GND接地，并由所述四相位时钟电路控制电荷传输，所述第二控制开关的VNEG PIN脚输出负高压。

2.根据权利要求1所述的装置，其特征在于，

在所述第一控制开关中，所述NMOS管的栅极、所述PMOS管的栅极与所述NVEN PIN脚相连，所述NMOS管的源极与所述PMOS管的源极连接并接入所述传输级，所述PMOS管的漏极与所述VPOS PIN脚连接，所述NMOS管的漏极与所述GND连接。

3.根据权利要求1所述的装置，其特征在于，

在所述第二控制开关中，所述NMOS管的栅极、所述PMOS管的栅极与所述NVEN PIN脚相连，所述NMOS管的源极与所述PMOS管的源极连接并接入所述传输级，所述PMOS管的漏极与所述VDD连接，所述NMOS管的漏极与所述VNEG PIN脚连接。

4.根据权利要求1所述的装置，其特征在于，

所述四相位时钟电路的时钟具有预先设定的时序关系。

5.根据权利要求1所述的装置，其特征在于，

所述传输级中的一对NMOS管与对应连接的所述推举电容中的两个PMOS管组成一个MOS级。

6.根据权利要求5所述的装置，其特征在于，

相邻的所述两个MOS级组成一个独立单元。

7.根据权利要求6所述的装置，其特征在于，

所述独立单元的数量与所述第一控制开关的VPOS PIN脚输出的正电压值成正比，或者，与所述第二控制开关的VNEG PIN脚输出的负电压值成正比。

8.根据权利要求5所述的装置，其特征在于，所述四相位时钟电路与所述推举电容连接，包括：

所述四相位时钟电路中具有相同时序关系的分路与同一MOS级中的推举电容连接。

9.根据权利要求4所述的装置，其特征在于，所述由所述四相位时钟电路控制电荷传输，包括：

根据所述四相位时钟电路的时钟的时序关系控制电荷通过传输级，向要求的方向传输。

10.根据权利要求9所述的装置，其特征在于，所述依据所述具有时序关系的电流推送或吸取电荷，包括：

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字低电平时，从所述第二控制开关的VDD推送正电荷至所述第一控制开关的VPOS PIN脚；

当所述第一控制开关和所述第二控制开关的NVEN PIN脚均接入数字高电平时，从所述第一控制开关的GND推送负电荷至所述第二控制开关的VNEG PIN脚。