CN103944562B - 插值器及插值方法 - Google Patents

Abstract

一种插值器包括多个插值单元，每个插值单元包括一第一驱动单元以及一第二驱动单元。所述第一驱动单元包括：一第一上拉电路和一第一下拉电路，分别用于根据一第一输入信号耦接一输出端至一高电压和一低电压；以及一第一开关对，用于根据一控制信号启用或禁用第一上拉电路和第一下拉电路。所述第二驱动单元包括一第二上拉电路和一第二下拉电路，分别用于根据一第二输入信号耦接该输出端至该高电压和该低电压；以及一第二开关对，用于根据该控制信号启用或禁用第二上拉电路和第二下拉电路。多个第一上拉电路和第二上拉电路的驱动能力不完全相等，和/或多个第一下拉电路和第二下拉电路的驱动能力不完全相等。本发明还提供一种插值方法。

Description

插值器及插值方法

技术领域

本发明涉及插值器，尤其涉及用于提供具有一可控相位的插值信号的插值器及插值方法，其中所述可控相位位于一第一信号的超前相位和一第二信号的一滞后相位之间。

背景技术

插值器通常用于根据具有不同相位的两个输入信号来产生插值信号。例如，一第一输入信号具有超前的相位，而一第二输入信号具有滞后的相位。所述插值器可产生位于所述第一和第二输入信号的相位之外的更多相位。

然而，传统的插值器经常面临信号非线性的问题，使得插值器的性能劣化。因此，有必要设计一种新的插值器，以用于解决信号非线性的问题。

发明内容

有鉴于此，需要提供一种插值器及插值方法，以解决上述技术问题。

本发明提供一种插值器，其包括多个插值单元，每个所述插值单元包括一第一驱动单元以及一第二驱动单元，所述第一驱动单元包括：一第一上拉电路，用于根据一第一输入信号，选择性耦接一输出端至一高电压，其中所述输出端用于输出所述插值器的一插值信号；一第一下拉电路，用于根据所述第一输入信号，选择性耦接所述输出端至一低电压；以及一第一开关对，用于根据一控制信号，选择性启用或禁用所述第一上拉电路和所述第一下拉电路。所述第二驱动单元包括一第二上拉电路，用于根据一第二输入信号，选择性耦接所述输出端至所述高电压；一第二下拉电路，用于根据所述第二输入信号，选择性耦接所述输出端至所述低电压；以及一第二开关对，用于根据所述控制信号，选择性启用或禁用所述第二上拉电路和所述第二下拉电路。其中，在全部所述插值单元中，所述第一上拉电路和所述第二上拉电路的驱动能力不完全相等，和/或所述第一下拉电路和所述第二下拉电路的驱动能力不完全相等。

本发明还提供一种插值方法，包括以下步骤：提供多个插值单元，每个插值单元包括一第一驱动单元和一第二驱动单元，其中每个所述第一驱动单元包括一第一上拉电路和一第一下拉电路，每个所述第二驱动单元包括一第二上拉电路和一第二下拉电路；根据一第一输入信号控制对应的第一上拉电路，以选择性耦接一输出端至一高电压；根据所述第一输入信号控制对应的第一下拉电路，以选择性耦接所述输出端至一低电压；根据一第二输入信号控制对应的第二上拉电路，以选择性耦接所述输出端至所述高电压，其中所述第一输入信号具有比所述第二输入信号超前的相位；根据所述第二输入信号控制对应的第二下拉电路，以选择性耦接所述输出端至所述低电压；设置相应的第一上拉电路、相应的第一下拉电路、相应的第二上拉电路以及相应的第二下拉电路，使得所述第一上拉电路和所述第二上拉电路的驱动能力不完全相等，和/或所述第一下拉电路和所述第二下拉电路的驱动能力不完全相等；以及从所述输出端输出一插值信号。

本发明的插值器及插值方法，通过适当地调整插值单元的不同的驱动能力，可以有效地解决在插值过程中产生的信号非线性问题。此外，无需复杂的电路。

附图说明

图1是本发明一实施例的插值器的示意图。

图2是本发明另一实施例的插值器的示意图。

图3A是本发明再一实施例的插值器的示意图。

图3B是本发明又一实施例的插值器的示意图。

图4是用于显示本发明一实施例的插值器的插值单元的不同驱动能力的示意图。

图5是用于显示图4架构所产生的效果的示意图。

图6是用于显示本发明另一实施例的插值器的插值单元的不同驱动能力的示意图。

图7是用于显示图6架构所产生的效果的示意图。

图8是本发明一实施例的插值方法的流程图。

具体实施方式

在本说明书以及权利要求书当中使用了某些词汇来指代特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”是一个开放式之用语，因此应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。

图1是根据本发明一实施例的插值器100的示意图。如图1所示，所述插值器100包括多个插值单元110-1、110-2、...、和110-N（N是大于或等于2的正整数）。每一个所述插值单元110-1、110-2、...、和110-N包括一第一驱动单元和一第二驱动单元。例如，所述插值单元110-1包括一第一驱动单元121-1和一第二驱动单元122-1。更具体地，所述第一驱动单元121-1包括一第一上拉电路131-1、一第一下拉电路141-1以及一对第一开关（下称第一开关对）151-1和161-1，所述第二驱动单元122-1包括一第二上拉电路132-1、一第二下拉电路142-1以及一对第二开关（下称第二开关对）152-1和162-1。

所述第一上拉电路131-1用于根据一第一输入信号S1，选择性地将一输出端OUT耦接到一高电压VDD（即，根据所述第一输入信号S1贡献一高电压到所述输出端OUT）。所述输出端OUT用于输出一插值信号S3。所述第一下拉电路141-1用于根据所述第一输入信号S1，选择性地将所述输出端OUT耦接到一低电压VSS（即，根据所述第一输入信号S1，在输出端OUT贡献一个低电压）。所述第一开关对151-1和161-1用于根据一控制信号（图1中未示出），分别选择性地启用/禁用所述第一上拉电路131-1和所述第一下拉电路141-1。例如，通过开启（即闭合）所述第一开关对151-1和161-1，使得所述第一上拉电路131-1和所述第一下拉电路141-1耦接到所述输出端OUT（即，选择性地启用所述第一上拉电路131-1和第一下拉电路141-1）。通过关闭（即断开）所述第一开关对151-1和161-1，使得所述第一上拉电路131-1和所述第一下拉电路141-1与所述输出端OUT断开连接（即，选择性地禁用所述第一上拉电路131-1和第一下拉电路141-1）。请注意，所述开关可以具有其他的配置，以提供所述“启用/禁用”功能。所述第一开关对151-1和161-1的位置并不仅限于如图1所示的位置。所述第一开关151-1可以被移动，例如，设置在所述高电压VDD和所述第一上拉电路131-1之间，且所述第一开关161-1也可以被移动，例如，设置在所述第一下拉电路141-1和所述低电压VSS之间。在这种方式中，通过开启（即闭合）所述第一开关对151-1和161-1，使得所述第一上拉电路131-1和所述第一下拉电路141-1分别被耦接到所述电源端VDD和VSS（即，选择性地启用所述第一上拉电路131-1和第一下拉电路141-1）。通过关闭（即断开）所述第一开关对151-1和161-1，使得所述第一上拉电路131-1和所述第一下拉电路141-1分别从电源端VDD和VSS断开（即，选择性地禁用所述第一上拉电路131-1和第一下拉电路141-1）。实现上述类似功能的修改都将落入本发明的范围内。在一些实施例中，所述第一开关对151-1和161-1要么均闭合要么均断开，以使整个第一驱动单元121-1要么启用要么禁用。所述第二上拉电路132-1用于根据一第二输入信号S2，选择性地将输出端OUT耦接到所述高电压VDD（即，根据所述第二输入信号S2贡献一高电压到所述输出端OUT）。在一些实施例中，所述第一输入信号S1具有比所述第二输入信号S2超前的相位，且所述插值器100产生位于所述第一输入信号S1和所述第二输入信号S2的相位之外的更多相位。所述第二下拉电路142-1用于根据所述第二输入信号S2，选择性地将所述输出端OUT耦接到一低电压VSS（即，根据所述第二输入信号S2，在输出端OUT贡献一个低电压）。所述第二开关对152-1和162-1用于根据上述控制信号，选择性地启用/禁用所述第二上拉电路132-1和所述第二下拉电路142-1。所述第二开关152-1可以被移动，例如，设置在所述高电压VDD和所述第二上拉电路132-1之间，且所述第二开关162-1也可以被移动，例如，设置在所述第二下拉电路142-1和所述低电压VSS之间。所述第二开关对152-1和162-1的操作与所述第一开关对151-1和161-1的操作相似，因此为了简洁起见，此处省略详细的描述。在一些实施例中，所述第二开关对152-1和162-1要么均闭合要么均断开，以使整个第二驱动单元122-1要么启用要么禁用。请注意，为了简单起见，在本实施例中，当所述第一驱动单元121-1和第二驱动单元122-1其中一个启用时，所述第一驱动单元121-1和第二驱动单元122-1的另一个则被禁用。然而，这并不意味着是对本发明的限制。

其他插值单元110-2、...、和110-N以类似于插值单元110-1的方式工作。然而，对于所有的插值单元110-1、110-2、...、和110-N，驱动能力并非全部相等，用以提高相位插值器100的线性度。更具体地，所述第一上拉电路131-1、131-2、...、131-N的驱动能力与所述第二上拉电路132-1、132-2、...、132-N的驱动能力不完全相等，和/或第一下拉电路141-1、141-2、...、141-N的驱动能力与第二下拉电路142-1、142-2、...、142-N的驱动能力也不完全相等。所述不同的驱动能力可能是不同的晶体管尺寸或其中的不同阻抗值导致的。在下面的段落中将对此进行更详细的描述。一处理器（未示出）可以产生所述控制信号，以选择性地启用/禁用部分或全部所述第一驱动单元121-1、121-2、...、和121-N，以及选择性地启用/禁用部分或全部所述第二驱动单元122-1、122-2、...、和122-N，使得所述插值信号S3的相位可被控制。例如，假定N等于10，所述处理器可以启用10个所述第一驱动单元（例如121-1、121-2、...、121-10），以产生具有超前相位的插值信号S3，或启用5个所述第一驱动单元（例如，121-6、121-7、...、121-10）和5个所述第二驱动单元（例如，122-1、122-2、...、122-5），以产生具有一中间相位的插值信号S3，或启用10个所述第二驱动单元（例如122-1、122-2、...、122-10），以产生具有一滞后相位的插值信号S3。

图2是根据本发明另一个实施例的插值器200的示意图。在本实施例中，每个上拉/下拉电路包括一个晶体管。例如，在一插值单元210-1中，一第一上拉电路231-1包括一晶体管M1-1，其具有一控制端用于接收所述第一输入信号S1、一第一端耦接到所述高电压VDD以及一第二端耦接到所述输出端OUT（可通过一第一开关251-1进行耦接）。而且，在所述插值单元210-1中，一第二上拉电路232-1包括一个晶体管M2-1，其具有一控制端用于接收所述第二输入信号S2、一第一端耦接到所述高电压VDD、以及一第二端耦接到所述输出端OUT（可通过一第二开关252-1耦接）。所述第一下拉电路241-1包括一晶体管M3-1，其具有一控制端用于接收所述第一输入信号S1、一第一端耦接到所述低电压VSS以及一第二端耦接到所述输出端OUT（可通过另一个第一开关261-1耦接）。所述第二下拉电路242-1包括一个晶体管M4-1，其具有一个控制端用于接收第二输入信号S2、一第一端连接到所述低电压VSS以及一第二端耦接到所述输出端OUT（可通过另一个第二开关262-1耦接）。在本实施例中，各个开关还包括一个晶体管。例如，在插值单元210-1中，所述第一开关251-1包括一晶体管M5-1，其具有一个控制端用于接收一个反相的控制信号SCB-1，并用于选择性地启用/禁用所述第一上拉电路231-1（例如，以选择性耦接所述晶体管M1-1到所述输出端OUT或将所述晶体管M1-1从所述输出端OUT解耦）。所述第一开关261-1包括一个晶体管M6-1，其具有一控制端用于接收一控制信号SC-1，并用于选择性地启用/禁用所述第一下拉电路241-1（例如，以选择性地耦接所述晶体管M3-1到所述输出端OUT或将所述晶体管M3-1从所述输出端OUT解耦）。所述第二开关252-1包括一个晶体管M7-1，其具有一个控制端用于接收所述控制信号SC-1，并用于选择性地启用/禁用所述第二上拉电路232-1（例如，以选择性地耦接晶体管M2-1到所述输出端OUT，或将所述晶体管M2-1从所述输出端OUT解耦）。所述第二开关262-1包括一个晶体管M8-1，其具有一控制端用于接收所述反相的控制信号SCB-1，并用于选择性地启用/禁用所述第二下拉电路242-1（例如，以选择性耦接所述晶体管M4-1至所述输出端OUT，或将所述晶体管M4-1从所述输出端OUT解耦）。所述控制信号SC-1和所述反相的控制信号SCB-1是互补的，并且包括在前面图1的实施例所提到的控制信号中。因此，当第一驱动单元221-1和第二驱动单元222-1的其中一个被启用时，第一驱动单元221-1和第二驱动单元222-1中的另一个则被禁用。在一些实施例中，所述晶体管M1-1、M2-1、M5-1和M7-1是PMOS晶体管（P沟道金属氧化物场效应晶体管），而晶体管M3-1、M4-1、M6-1和M8-1是NMOS晶体管（N沟道金属氧化物场效应晶体管）。在一些实施例中，晶体管M1-1、M2-1、M5-1和M7-1是PNP型双极结型晶体管，而晶体管M3-1、M4-1、M6-1和M8-1是NPN型双极结型晶体管。需要注意的是，上述并非是对本发明的限定。所述第一开关251-1和261-1以及第二开关252-1和262-1可与其他类型的电子元器件共同实现，且其位置可能会如前面图1的实施例中所提到的那样发生改变。

其他插值单元210-2、...、210-N以类似于插值单元210-1的方式进行工作。然而，对于所有的插值单元210-1、210-2、...、和210-N而言，所述晶体管M1-1、M1-2、...、M1-N的尺寸不完全相等，晶体管M2-1、M2-2、...、M2-N的尺寸不完全相等，以及晶体管M3-1、M3-2、...、M3-N的尺寸不完全相等，和/或晶体管M4-1、M4-2、...、M4-N的尺寸也不完全相等。因此，所述第一上拉电路231-1、231-2、...、231-N与第二上拉电路232-1、232-2、...、232-N的驱动能力不完全相等，和/或第一下拉电路241-1、241-2、...、241-N与第二下拉电路242-1、242-2、...、242-N的驱动能力也不完全相等。当需要具有一相对超前相位的插值信号S3时，所述控制信号（在下文中，术语“控制信号”可以包括控制信号SC-1、SC-2、...、SC-N和反相控制信号SCB-1、SCB-2-1、...、SCB-N）控制一个或多个所述第一开关对251-1、251-2、...、251-N和261-1、261-2、...、261-N，以禁用一个或多个具有相对较小的晶体管尺寸的所述第一驱动单元221-1、221-2、...、221-N（这会导致驱动能力较差），以及启用一个或多个具有相对较大的晶体管尺寸的所述第一驱动单元221-1、221-2、...、221-N（这会使得驱动能力较强），并且控制一个或多个所述第二开关对252-1、252-2、...、252-N和262-1、262-2、...、262-N，以启用一个或多个具有相对较小的晶体管尺寸的所述第二驱动单元222-1、222-2、...、222-N（这会导致驱动能力较差）和禁用一个或多个具有相对较大晶体管尺寸的所述第二驱动单元222-1、222-2、...、222-N（这会导致驱动能力较强）。与此相反，当需要具有相对滞后的相位的插值信号S3时，所述控制信号控制一个或多个所述第一开关对251-1、251-2、...、251-N和261-1、261-2、...、261-N，以禁用一个或多个具有相对较大的晶体管尺寸的所述第一驱动单元221-1、221-2、...、221-N（这会导致驱动能力较强），并启用一个或多个具有相对较小的晶体管尺寸的所述第一驱动单元221-1、221-2、...、221-N（这会导致驱动能力较差），以及控制一个或多个所述第二开关对252-1、252-2、...、252-N和262-1、262-2、...、262-N，以启用一个或多个具有相对较大的晶体管尺寸的第二驱动单元222-1、222-2、...、222-N（这会导致驱动能力较强），并禁用一个或多个具有相对较小的晶体管尺寸的第二驱动单元222-1、222-2、...、222-N（这会导致驱动能力较差）。通过这样操作，能够使得所述插值器200的线性度比传统的插值器提高。

图3A是根据本发明一实施例的插值器300的示意图。图3A与图2相类似。在本实施例中，每个上拉电路可进一步包括一个阻抗装置。例如，在插值单元210-1中，所述第一上拉电路231-1还包括一阻抗装置Z1-1，所述阻抗装置Z1-1耦接在所述高电压VDD与所述晶体管M1-1之间。所述第二上拉电路232-1还包括一阻抗装置Z2-1，所述阻抗装置Z2-1耦接在所述高电压VDD与所述晶体管M2-1之间。所述阻抗装置Z1-1和Z2-1的位置并不限于如图3A所示。所述阻抗装置Z1-1可移动到，例如，设置在所述第一开关251-1和所述输出端OUT之间，而所述阻抗装置Z2-1可移动到，例如，设置在所述第二开关252-1和所述输出端OUT之间。只要所述阻抗装置Z1-1、晶体管M1-1和开关M5-1串联连接（不限制任何特定的顺序）在所述高电压VDD和所述输出端OUT之间，就可以实现类似的效果。其他插值单元210-2、...、210-N以类似于所述插值单元210-1的方式进行设置。然而，对于所有的插值单元210-1、210-2、...、和210-N，阻抗装置Z1-1、Z1-2、...、和Z1-N的阻抗值并不完全相等，和/或阻抗装置Z2-1、Z2-2、...、Z2-N的阻抗值也不完全相等。在一些实施例中，阻抗装置Z1-1、Z1-2、...、和Z1-N可以是具有不同电阻的多个电阻器，而所述阻抗装置Z2-1、Z2-2、...、Z2-N可以是具有不同电阻的其他多个电阻器。因此，所述第一上拉电路231-1、231-2、...、231-N和所述第二上拉电路232-1、232-2、...、232-N的驱动能力不完全相等。当需要具有相对超前相位的所述插值信号S3时，所述控制信号控制一个或多个所述第一开关对251-1、251-2、...、251-N和261-1、261-2、...、261-N，以禁用一个或多个具有相对较大阻抗值的所述第一驱动单元221-1、221-2、...、和221-N（这会导致驱动能力较差），并启用具有相对较小阻抗值的一个或多个所述第一驱动单元221-1、221-2、...、221-N（这会导致驱动能力较强），并且控制一个或多个所述第二开关对252-1、252-2、...、252-N和262-1、262-2、...、262-N，以启用一个或多个具有相对较大阻抗值的所述第二驱动单元222-1、222-2、...、222-N（这会导致驱动能力较差），并禁用一个或多个具有相对较小阻抗值的所述第二驱动单元222-1、222-2、...、222-N（这会导致驱动能力较强）。与此相反，当需要具有相对滞后的相位的插值信号S3时，所述控制信号控制一个或多个所述第一开关对251-1、251-2、...、251-N和261-1、261-2、...、261-N，以禁用一个或多个具有相对较小阻抗值的所述第一驱动单元221-1、221-2、...、221-N（这会导致驱动能力较强），并启用一个或多个具有相对较大阻抗值的所述第一驱动单元221-1、221-2、...、221-N（这会导致驱动能力较差），以及控制一个或多个所述第二开关对252-1、252-2、...、252-N和262-1、262-2、...、262-N，以启用一个或多个具有相对较小阻抗值的第二驱动单元222-1、222-2、...、222-N（这会导致驱动能力较强），并禁用一个或多个具有相对较大阻抗值的第二驱动单元222-1、222-2、...、222-N（这会导致驱动能力较差）。在其它实施例中，所述阻抗装置Z1-1、...、Z1-N和Z2-1、...、Z2-N可能会通过晶体管实现。由于本领域技术人员在阅读上述实施例后，可以理解本发明的详细内容，为简明起见，此处省略详细的说明。

图3A的实施例可作出如下的一些调整。图3B是根据本发明另一个实施例的插值器390的示意图。每个下拉电路可进一步包括一个阻抗装置。例如，在插值单元210-1中，所述第一下拉电路241-1还包括一个阻抗装置Z1-1，而所述第二下拉电路242-1还包括一个阻抗装置Z2-1。可以理解的是，所述阻抗装置Z1-1和Z2-1的位置不受到限制。所述阻抗装置Z1-1可被设置为，例如，位于所述晶体管M3-1和低电压VSS之间，而所述阻抗装置Z2-1可被设置在，例如，所述晶体管M4-1和低电压VSS之间。只要所述阻抗装置Z1-1、晶体管M3-1和晶体管M6-1（即开关261-1）串联连接（不限于任何特定的顺序）在低电压VSS和输出端OUT之间，即可实现类似的结果。其他插值单元210-2、...、和210-N以类似于插值单元210-1的方式设置。正如前面所提到的，对于所有的插值单元210-1、210-2、...、和210-N，阻抗装置Z1-1、Z1-2、...、和Z1-N的阻抗值不完全相等，和/或阻抗装置Z2-1、Z2-2、...、Z2-N的阻抗值也不完全相等。类似地，当需要具有相对超前相位的插值信号S3时，所述控制信号控制一个或多个所述第一开关对251-1、251-2、...、251-N和261-1、261-2、...、261-N，以禁用一个或多个具有相对较大阻抗值的所述第一驱动单元221-1、221-2、...、和221-N，并启用具有相对较小阻抗值的一个或多个所述第一驱动单元221-1、221-2、...、221-N，以及控制一个或多个所述第二开关对252-1、252-2、...、252-N和262-1、262-2、...、262-N，以启用一个或多个具有相对较大阻抗值的所述第二驱动单元222-1、222-2、...、222-N，并禁用一个或多个具有相对较小阻抗值的所述第二驱动单元222-1、222-2、...、222-N。当需要具有相对滞后的相位的插值信号S3时，所述控制信号控制一个或多个所述第一开关对251-1、251-2、...、251-N和261-1、261-2、...、261-N，以禁用一个或多个具有相对较小阻抗值的所述第一驱动单元221-1、221-2、...、221-N，并启用一个或多个具有相对较大阻抗值的所述第一驱动单元221-1、221-2、...、221-N，以及控制一个或多个所述第二开关对252-1、252-2、...、252-N和262-1、262-2、...、262-N，以启用一个或多个具有相对较小阻抗值的第二驱动单元222-1、222-2、...、222-N，并禁用一个或多个具有相对较大阻抗值的第二驱动单元222-1、222-2、...、222-N。请注意，其中一个或每一个所述第一上拉电路和所述第一下拉电路可包括一个阻抗装置，以及其中一个或每一个所述第二上拉电路和所述第二下拉电路可包括一个阻抗装置。包括在所述上拉电路中的阻抗装置有利于提高所述插值信号S3的上升沿的线性度，而包括在所述下拉电路中的阻抗装置有利于提高下降沿的线性度。这些阻抗装置可具有不一致的阻抗值。此外，虽然包括在所述上拉电路和各个下拉电路中的阻抗装置在图3B中由相同的符号标记，但这并不意味着阻抗值必须是完全一样的。具体的，所述阻抗值可以根据电路设计进行选择。

综上所述，请参照回图1，本发明可以进行如下操作：基于所述第一上拉电路131-1、131-2、...、131-N，所述第二上拉电路132-1、132-2、...、132-N，所述第一下拉电路141-1、141-2、...、141-N，以及所述第二下拉电路142-1、142-2、...、142-N的驱动能力，所述控制信号控制相应的第一开关对151-1、151-2、...、151-N和161-1、161-2、...、161-N和相应的第二开关对152-1、152-2、...、152-N和162-1、162-2、...、162-N，以选择性地启用/禁用相应的所述第一上拉电路131-1、131-2、...、131-N，相应的第一下拉电路141-1、141-2、...、141-N，相应的第二上拉电路132-1、132-2、...、132-N，以及相应的第二下拉电路142-1、142-2、...、142-N。当需要具有一相对超前相位的插值信号S3时，所述控制信号控制相应的第一开关对151-1、151-2、...、151-N和161-1、161-2、...、161-N，以禁用一个或多个具有相对较差驱动能力的所述第一驱动单元121-1、121-2、...、121-N，并启用一个或多个具有较强驱动能力的所述第一驱动单元121-1、121-2、...、和121-N，以及控制相应的所述第二开关对152-1、152-2、...、152-N和162-1、162-2、...、162-N，以启用一个或多个具有相对较差驱动能力的所述第二驱动单元122-1、122-2、...、和122-N，和禁用一个或多个具有相对较强驱动能力的所述第二驱动单元122-1、122-2、...、和122-n。与此相反，当需要具有相对滞后的相位的插值信号S3时，所述控制信号控制相应的所述第一开关对151-1、151-2、...、151-N和161-1、161-2、...、161-N，以禁用一个或多个具有相对较强驱动能力的所述第一驱动单元121-1、121-2、...、和121-N，并启用一个或多个具有相对较差的驱动能力的所述第一驱动单元121-1、121-2、...、和121-N，以及控制相应的所述第二开关对152-1、152-2、...、152-N和162-1、162-2、...、162-N，以启用一个或多个具有相对较强驱动能力的所述第二驱动单元122-1、122-2、...、和122-N，并禁用一个或多个具有相对较差驱动能力的所述第二驱动单元122-1、122-2、...、和122-N。所述插值单元110-1、110-2、...、和110-N的不同驱动能力可以帮助降低所述输出插值信号S3的信号非线性度。请参考下面段落中的图4-7的实施例，以更清晰地理解本发明。

图4是本发明一实施例的插值器300的各个插值单元210-1、210-2、...、和210-N的不同驱动能力的示意图。请参阅图3A、3B和图4，所述图3A和图3B中的阻抗装置Z1-1、Z1-2、...、Z1-N和Z2-1、Z2-2、...、Z2-N具有不一致的阻抗值。在本实施例中，假设N等于16，但并不仅限于此。如图4所示，多个条柱（bar）的长度分别代表阻抗装置Z1-1、Z1-2、...、和Z1-16的阻抗值。换句话说，所述阻抗值从阻抗装置Z1-1到阻抗装置Z1-16逐渐减小。所述阻抗装置Z2-1、Z2-2、...、和Z2-16的阻抗值可分别大致等于所述阻抗装置Z1-1、Z1-2、...、和Z1-16的阻抗值。具有最大阻抗值的插值单元（如插值单元210-1）被认为具有最差的驱动能力，而具有最小阻抗值的插值单元（如插值单元210-16）被认为是具有最强的驱动能力。当需要具有一相对超前相位的插值信号S3时，进行第一流程，以逐一选择部分或全部所述插值单元210-1、210-2、...、和210-N，使得所选择的插值单元的第一驱动单元被启用，而使得所选择的插值单元的第二驱动单元被禁用。所述选择（过程）是从具有相对较小的阻抗值的插值单元到具有相对较大的阻抗值的插值单元的。例如，所述第一流程的选择（过程）是从包括阻抗装置Z1-16和Z2-16的插值单元210-16到包括有阻抗装置Z1-1和Z2-1的插值单元210-1。在这种情况下，所述第一驱动单元221-16～221-1被依次启用，而所述第二驱动单元222-16～222-1被依次禁用。换句话说，当需要具有相对滞后的相位的插值信号S3时，具有相对较大阻抗值的插值单元会被首先选择，而不是具有相对较小阻抗值的插值单元被首先选择，其中，所述被选择的插值单元的第一驱动单元被禁用，而被选择的插值单元的第二驱动单元被启用。例如，所述选择（过程）是从包括阻抗装置Z1-1和Z2-1的插值单元210-1到包括有阻抗装置Z1-16和Z2-16的插值单元210-16。在这种情况下，所述第一驱动单元221-1至221-16依次被禁用，所述第二驱动单元222-1至222-16被依次启用。在本实施例中，所述插值信号S3的插值相位的解析度(resolution)Δ是（P2-P1）/16，其中P2表示第二输入信号S2的相位，P1表示第一输入信号S1的相位。以相位等于（P1′+2Δ）（其中，P1′代表最超前相位，其由启用全部所述第一驱动单元并禁用全部第二驱动单元的插值器所产生）的插值信号S3为例，包括所述阻抗装置Z1-16和Z2-16的所述插值单元210-16、包括所述阻抗装置Z1-15和Z2-15的所述插值单元210-15、…、以及包括所述阻抗装置Z1-3和Z2-3的所述插值单元210-3被选择，也就是说，所述第一驱动单元221-16、221-15、...、和221-3被启用，所述第一驱动单元221-2和221-1被禁用，所述第二驱动单元222-16、222-15、...、和222-3被禁用，且所述第二驱动单元222-2和222-1被启用。又以相位等于（P1′+3Δ）的插值信号S3为另一个例子，包括所述阻抗装置Z1-16和Z2-16的所述插值单元210-16，包括所述阻抗装置Z1-15和Z2-15的所述插值单元210-15、...、以及包括阻抗装置Z1-4和Z2-4的插值单元210-4被选中，即表示，所述第一驱动单元221-16、221-15、...、和221-4被启用，所述第一驱动单元221-3、221-2和221-1被禁用，所述第二驱动单元222-16、222-15、...、和222-4被禁用，且所述第二驱动单元222-3、222-2和222-1被启用。

图5是用于显示图4设置所产生的效果的示意图。曲线CC1表示输入到插值器300的所述第一输入信号S1的波形。曲线CC2表示输入到插值器300的第二输入信号S2的波形。所述第一输入信号S1具有比所述第二输入信号S2超前的一相位。如果阻抗装置Z1-1、Z1-2、...、Z1-16和Z2-1、Z2-2、...、Z2-16的阻抗值是一致的，则所述输出插值信号S3的相位特性可以是如曲线CC4所示，由于不平衡的输入信号沟道，所述曲线CC4趋向于过于接近所述第二输入信号S2的曲线CC2。如果阻抗装置Z1-1、Z1-2、...、Z1-16和Z2-1、Z2-2、...、Z2-16的阻抗值是不一致的，以图4所示的设置为例，所述输出插值信号S3的相位特性可如曲线CC3所示。相比较而言，图4的设置有效地提高了输出插值信号S3的信号线性度。

图6是用于显示本发明一实施例的插值器300的插值单元210-1、210-2、…、210-N的不同驱动能力的示意图。请一并参阅图3A、3B和图6，图3A和图3B中的所述阻抗装置Z1-1、Z1-2、...、Z1-N和Z2-1、Z2-2、...、Z2-N具有不一致的阻抗值。在本实施例中，假设N等于16，但并不限于此。如图6所示，图中多个条柱的长度分别代表所述阻抗装置Z1-1、Z1-2、...、和Z1-16的阻抗值。换句话说，所述阻抗值被设置为从阻抗装置Z1-1到阻抗装置Z1-4逐渐增大，并从阻抗装置Z1-5到阻抗装置Z1-16逐渐减小。所述阻抗装置Z2-1、Z2-2、...、和Z2-16的阻抗值可分别大致等于阻抗装置Z1-1、Z1-2、...、和Z1-16的阻抗值。当需要具有相对超前相位的插值信号S3时，执行一第二流程，以逐一选择部分或全部所述插值单元210-1、210-2、...、210-N，使得所选择的插值单元的所述第一驱动单元被启用，而所选择的插值单元的第二驱动装置被禁用。所述第二流程的选择过程是从具有一相对较小的阻抗值的插值单元到具有一相对较大的阻抗值的插值单元到具有一相对中间的阻抗值的插值单元。例如，所述第二流程的选择过程是从包括所述最小（阻抗值）的阻抗装置Z1-16和Z2-16的插值单元210-16到包括所述最大（阻抗值）的阻抗装置Z1-4和Z2-4的插值单元210-4，再到包括所述中间（阻抗值）的阻抗装置Z1-1和Z2-1的插值单元210-1。在这种情况下，所述第一驱动单元从221-16到221-4到221-1是依次启用的，且所述第二驱动单元从222-16到222-4到222-1被依次禁用。换句话说，当需要具有相对滞后的相位的插值信号S3时，具有一相对中间的阻抗值的插值单元被首先选中，而非具有相对较大的阻抗值和具有相对较小的阻抗值的插值单元被首先选中，其中，所选择的插值单元的第一驱动单元被禁用，且所选择的插值单元的第二驱动单元被启用。例如，所述选择过程是从包括中间（阻抗值）的阻抗装置Z1-1和Z2-1的插值单元210-1到包括最大（阻抗值）的阻抗装置Z1-4和Z2-4的插值单元210-4，再到包括最小（阻抗值）的阻抗装置Z1-16和Z2-16的插值单元210-16。在这种情况下，所述第一驱动单元从221-1到221-4到221-16被依次禁用，所述第二驱动单元从222-1到222-4到222-16被依次启用。

图7是用于显示图6设置所产生的效果的示意图。所述曲线CC1表示输入到插值器300的所述第一输入信号S1的波形。所述曲线CC2表示输入到插值器300的所述第二输入信号S2的波形。所述第一输入信号S1具有领先于所述第二输入信号S2的一相位。如果所述阻抗装置Z1-1、Z1-2、...、Z1-16和Z2-1、Z2-2、...、Z2-16的阻抗值是一致的，则所述输出插值信号S3的相位特性可以是如曲线CC4所示，由于所述插值信号S3是通过电压插值代替理想时间插值而产生的，因此所述曲线CC4趋向于过于接近所述第一输入信号S1的曲线CC1。如果所述阻抗装置Z1-1、Z1-2、...、Z1-16和Z2-1、Z2-2、...、Z2-16的阻抗值是不一致的，并设置为如图6所示，则所述输出插值信号S3的相位特性可如曲线CC3所示。相比较而言，图6的设置有效地提高了输出插值信号S3的信号线性度。

请注意，通过调整插值单元的晶体管尺寸，图4-7所示实施例的效果也可通过图2所示的实施例实现。例如，具有一相对较小的阻抗值的阻抗装置可以采用具有一相对较大的晶体管尺寸的晶体管来实现。同样的，具有一相对较大阻抗值的阻抗装置可以采用具有一相对较小的晶体管尺寸的晶体管来实现。

图8是本发明一实施例的插值方法的流程图。首先，在步骤S810中，提供多个插值单元，其中，每一个所述插值单元包括一第一驱动单元和一第二驱动单元，且所述第一驱动单元包括一第一上拉电路和一第一下拉电路，所述第二驱动单元包括一第二上拉电路和一第二下拉电路。在步骤S820中，根据一第一输入信号，控制相应的第一上拉电路以选择性地耦接一输出端到一高电压。在步骤S830中，根据所述第一输入信号，控制相应的第一下拉电路，以选择性地将所述输出端耦接至一低电压。在步骤S840中，根据一第二输入信号，控制相应的一第二上拉电路，以选择性地将上述输出端耦接于所述高电压，其中，所述第一输入信号具有比第二输入信号超前的相位。在步骤S850中，根据所述第二输入信号，控制相应的第二下拉电路，以选择性地将上述输出端耦接于所述低电压。在步骤S860中，设置（调整）相应的所述第一上拉电路、相应的所述第一下拉电路、相应的所述第二上拉电路，以及相应的所述第二下拉电路，使得所述第一上拉电路的驱动能力和所述第二上拉电路的驱动能力不完全相等，和/或使得所述第一下拉电路的驱动能力和所述第二下拉电路的驱动能力不完全相等。需注意的是，所述设置可以是预先设定的或是在制造后进行调整（例如，使用可变电阻器）。在步骤S870中，从输出端输出一插值信号。其中，所述插值信号具有位于所述第一输入信号和第二输入信号的相位之间的一相位。可以理解，从步骤S810至步骤S870不一定按上述顺序执行。另请注意，图1-7所示的多个实施例的每一个特征可被应用到图8所示的实施例中。

本发明提供的插值器及用于插值的方法，通过适当地调整插值单元的不同的驱动能力，可以有效地解决在插值过程中产生的信号非线性问题。此外，无需复杂的电路。本发明所揭示的插值器适用于时钟数据恢复（CDR）电路、锁相回路（PLL）电路等等。

虽然本发明已以较佳实施方式揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应以权利要求所界定的范围为准。

Claims (17)

1.一种插值器，包括多个插值单元，每个插值单元包括：

一第一驱动单元，包括：

一第一上拉电路，用于根据一第一输入信号，选择性耦接一输出端至一高电压，其中所述输出端用于输出所述插值器的一插值信号；

一第一下拉电路，用于根据所述第一输入信号，选择性耦接所述输出端至一低电压；以及

一第一开关对，用于根据一控制信号，选择性启用或禁用所述第一上拉电路和所述第一下拉电路；以及

一第二驱动单元，包括：

一第二上拉电路，用于根据一第二输入信号，选择性耦接所述输出端至所述高电压；

一第二下拉电路，用于根据所述第二输入信号，选择性耦接所述输出端至所述低电压；以及

一第二开关对，用于根据所述控制信号，选择性启用或禁用所述第二上拉电路和所述第二下拉电路，

其中，在全部所述插值单元中，所述第一上拉电路和所述第二上拉电路的驱动能力不完全相等，和/或所述第一下拉电路和所述第二下拉电路的驱动能力不完全相等；在每个所述插值单元中，所述第一上拉电路包括一第一阻抗装置，且所述第二上拉电路包括一第二阻抗装置，多个所述第一阻抗装置的阻抗值不完全相等，和/或多个所述第二阻抗装置的阻抗值不完全相等；

其中，每一所述阻抗装置直接耦接于所述高电压，以及所述插值单元的启用与禁用是取决于其各自的驱动能力。

2.如权利要求1所述的插值器，其特征在于，在每个所述插值单元中，所述第一上拉电路包括一第一晶体管，其包括一控制端用于接收所述第一输入信号、一第一端耦接于所述高电压以及一第二端耦接于所述输出端，所述第二上拉电路包括一第二晶体管，其包括一控制端用于接收所述第二输入信号、一第一端耦接于所述高电压以及一第二端耦接于所述输出端，且所述第一下拉电路包括一第三晶体管，其包括一控制端用于接收所述第一输入信号、一第一端耦接于所述低电压以及一第二端耦接于所述输出端，所述第二下拉电路包括一第四晶体管，其包括一控制端用于接收所述第二输入信号、一第一端耦接于所述低电压以及一第二端耦接于所述输出端。

3.如权利要求2所述的插值器，其特征在于，在所有所述插值单元中，多个所述第一晶体管的尺寸不完全相等，多个所述第二晶体管的尺寸不完全相等，多个所述第三晶体管的尺寸不完全相等，和/或多个所述第四晶体管的尺寸不完全相等。

4.如权利要求3所述的插值器，其特征在于，当需要具有一相对超前相位的插值信号时，所述控制信号控制该第一开关对以禁用具有一相对较小晶体管尺寸的至少一个所述第一驱动单元和启用具有一相对较大晶体管尺寸的至少一个所述第一驱动单元，以及控制该第二开关对以启用具有一相对较小晶体管尺寸的至少一个第二驱动单元和禁用具有一相对较大晶体管尺寸的至少一个所述第二驱动单元。

5.如权利要求3所述的插值器，其特征在于，当需要具有一相对滞后的相位的插值信号时，所述控制信号控制该第一开关对以禁用具有一相对较大晶体管尺寸的至少一个所述第一驱动单元和启用具有一相对较小晶体管尺寸的至少一个所述第一驱动单元，以及控制该第二开关对以启用具有一相对较大晶体管尺寸的至少一个所述第二驱动单元和禁用具有一相对较小晶体管尺寸的至少一个所述第二驱动单元。

6.如权利要求1所述的插值器，其特征在于，当需要具有一相对超前相位的插值信号时，所述控制信号控制该第一开关对以禁用具有一相对较大阻抗值的至少一个所述第一驱动单元和启用具有一相对较小阻抗值的至少一个所述第一驱动单元，以及控制该第二开关对以启用具有一相对较大阻抗值的至少一个所述第二驱动单元和禁用具有一相对较小阻抗值的至少一个所述第二驱动单元。

7.如权利要求1所述的插值器，其特征在于，当需要具有一相对滞后的相位的插值信号时，所述控制信号控制该第一开关对以禁用具有一相对较小阻抗值的至少一个所述第一驱动单元和启用具有一相对较大阻抗值的至少一个所述第一驱动单元，以及控制该第二开关对以启用具有一相对较小阻抗值的至少一个所述第二驱动单元和禁用具有一相对较大阻抗值的至少一个所述第二驱动单元。

8.如权利要求1所述的插值器，其特征在于，在每个所述插值单元中，所述第一下拉电路包括一第三阻抗装置，且所述第二下拉电路包括一第四阻抗装置。

9.如权利要求8所述的插值器，其特征在于，在所有所述插值单元中，多个所述第三阻抗装置的阻抗值不完全相等，和/或多个所述第四阻抗装置的阻抗值不完全相等。

10.如权利要求9所述的插值器，其特征在于，当需要具有一相对超前相位的插值信号时，所述控制信号控制该第一开关对以禁用具有一相对较大阻抗值的至少一个所述第一驱动单元和启用具有一相对较小阻抗值的至少一个所述第一驱动单元，以及控制该第二开关对以启用具有一相对较大阻抗值的至少一个所述第二驱动单元和禁用具有一相对较小阻抗值的至少一个所述第二驱动单元。

11.如权利要求9所述的插值器，其特征在于，当需要具有一相对滞后的相位的插值信号时，所述控制信号控制该第一开关对以禁用具有一相对较小阻抗值的至少一个所述第一驱动单元和启用具有一相对较大阻抗值的至少一个所述第一驱动单元，以及控制该第二开关对以启用具有一相对较小阻抗值的至少一个所述第二驱动单元和禁用具有一相对较大阻抗值的至少一个所述第二驱动单元。

12.如权利要求1所述的插值器，其特征在于，当需要具有一相对超前相位的插值信号时，所述控制信号控制该第一开关对以禁用具有一相对较差驱动能力的至少一个所述第一驱动单元和启用具有一相对较强驱动能力的至少一个所述第一驱动单元，以及控制该第二开关对以启用具有一相对较差驱动能力的至少一个所述第二驱动单元和禁用具有一相对较强驱动能力的至少一个所述第二驱动单元。

13.如权利要求1所述的插值器，其特征在于，当需要具有一相对滞后的相位的插值信号时，所述控制信号控制该第一开关对以启用具有一相对较差驱动能力的至少一个所述第一驱动单元和禁用具有一相对较强驱动能力的至少一个所述第一驱动单元，以及控制该第二开关对以禁用具有一相对较差驱动能力的至少一个所述第二驱动单元和启用具有一相对较强驱动能力的至少一个所述第二驱动单元。

14.如权利要求1所述的插值器，其特征在于，在每个所述插值单元中，当所述第一驱动单元和所述第二驱动单元的其中一个被启用时，所述第一驱动单元和所述第二驱动单元的另一个则被禁用。

15.如权利要求1所述的插值器，每个所述第一驱动单元或每个所述第二驱动单元包括：

一第一阻抗装置；

一第二阻抗装置；

一第一晶体管，包括一控制端以接收一输入信号；

一第二晶体管，包括一控制端以接收所述输入信号；

一第一开关，由一反相控制信号控制；以及

一第二开关，由一控制信号控制，其中所述控制信号与所述反相控制信号互补；

其中，所述第一阻抗装置、第一晶体管、以及第一开关串联在一高电压和所述插值器的一输出端之间，所述第二阻抗装置、第二晶体管以及第二开关串联在所述插值器的输出端与一低电压之间。

16.如权利要求15所述的插值器，其特征在于，所述第一阻抗装置的阻抗值等于所述第二阻抗装置的阻抗值。

17.一种插值方法，包括以下步骤：

提供多个插值单元，每个插值单元包括一第一驱动单元和一第二驱动单元，其中每个所述第一驱动单元包括一第一上拉电路和一第一下拉电路，每个所述第二驱动单元包括一第二上拉电路和一第二下拉电路；

根据一第一输入信号控制对应的第一上拉电路，以选择性耦接一输出端至一高电压；

根据所述第一输入信号控制对应的第一下拉电路，以选择性耦接所述输出端至一低电压；

根据一第二输入信号控制对应的第二上拉电路，以选择性耦接所述输出端至所述高电压，其中所述第一输入信号具有比所述第二输入信号超前的相位；

根据所述第二输入信号控制对应的第二下拉电路，以选择性耦接所述输出端至所述低电压；

设置相应的第一上拉电路、相应的第一下拉电路、相应的第二上拉电路以及相应的第二下拉电路，使得所述第一上拉电路和所述第二上拉电路的驱动能力不完全相等，和/或所述第一下拉电路和所述第二下拉电路的驱动能力不完全相等；以及

从所述输出端输出一插值信号；

其中在每个所述插值单元中，所述第一上拉电路包括一第一阻抗装置，且所述第二上拉电路包括一第二阻抗装置，多个所述第一阻抗装置的阻抗值不完全相等，和/或多个所述第二阻抗装置的阻抗值不完全相等；

其中，每一所述阻抗装置直接耦接于所述高电压，以及所述插值单元的启用与禁用是取决于其各自的驱动能力。