CN103905368A - 一种适合于fpga实现的高速通信并行数字调制方法 - Google Patents

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CN103905368A CN201410095423.6A CN201410095423A CN103905368A CN 103905368 A CN103905368 A CN 103905368A CN 201410095423 A CN201410095423 A CN 201410095423A CN 103905368 A CN103905368 A CN 103905368A
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Abstract

本发明涉及一种适合于FPGA实现的高速通信并行数字调制方法，是通过将待传输的高速比特流串并转换为低速并行比特流，将所述低速并行比特流进行星座图符号映射，得到并行数据；然后对并行数据分别进行高速并行成型滤波，再进行并行数字上变频得到并行低中频调制信号；最后将并行低中频调制信号转换为模拟信号发送出去；本发明通过全并行技术设计了一套利于FPGA实现的高速调制方法，该方法具有硬件资源消耗小，易于FPGA流水线实现，可以突破器件速率限制，在较低的器件时钟频率下实现极高的数据调制等优点；通过在实际硬件平台上的测试表明，基于本调制构架，可以在156.25MHz的时钟频率下实现5Gbps的数据调制。

Description

一种适合于FPGA实现的高速通信并行数字调制方法
技术领域
本发明涉及数字通信中的一种数据调制方法，具体是一种适合于FPGA实现的高速通信并行数字调制方法。
背景技术
随着信息技术、通信技术的快速发展及航空、航天技术的进步，人们对信息量的需求也越来越大，各个领域都对信息量及信息的传输速率提出了越来越高的要求。无线数据服务方面，4G网络、视频会议、高清电视（HDTV）、3D娱乐等高服务质量宽带多媒体服务需求的日益突出，对个人服务无线网络，以及主干服务卫星如通信广播卫星、移动通信卫星、数字音频广播卫星等都提出了更高的数据传输速率要求。随着遥感分辨率的提高，各种遥感卫星、气象卫星、资源探测卫星、空间SAR、数据中继卫星等星间或星地通信中需要传输的大量高质量图片数据和其他各种探测及应用数据，其数据量也在成倍甚至成数量级增长。这些星间、星地、空空、空地间的数据传输对数据速率的要求从以前的数十Mbps、数百Mbps激增到了数Gbps甚至数十Gbps。研究表明，在过去的25年里，无线通信对通信速率的需求以摩尔定律的方式增长，即每18个月翻一番。按照这种趋势，未来10年内无线数据传输率将达到5-15Gbps。然而目前的通信***并不能提供足够高的数据传输速率以满足未来的需要，因此对高速通信技术的研究显得十分迫切。
高速调制解调器的性能决定了通信***的数据传输能力，而现有主流调制解调设备处理的数据率已经不能满足日益增长的高速数据传输的要求，因此需要对超高速调制解调技术进行研究，突破超高速调制解调的关键技术，为超高速数据的可靠传输提供理论依据和实现手段，以满足通信中日益增长的实时、海量数据传输需求。
目前的数字调制器基本采用的都是串行调制构架，调制速率的提高依靠FPGA、DSP等数字器件主时钟频率的提高。而目前这类器件的时钟频率对于现在的需求而言，速率低、时钟频率低，已经很难提高，因此为了进一步提高调制速率，需要研究一些新的调制构架。
发明内容
本发明针对高速调制技术，旨在提出一种适合于FPGA实现的高速通信并行数字调制方法，该方法采用算法级全并行方式，适合于FPGA流水线实现，采用数字中频调制，相比于传统的串行调制，可以突破器件速率限制，在较低的器件时钟频率下、以较少的硬件资源增量、极大地提高调制速率，实现高码率调制。
本发明的技术方案如下：
一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于步骤如下：
步骤一，首先将待传输的Rb（Gbps）码率比特流经过串并转换为N路Rb/N（GHz）的低速并行比特流，其中，N为M的倍数，M为正整数；
步骤二，随后将所述低速并行比特流进行调制阶数为M的星座图符号映射，得到N/M路Rb/N（GHz）的并行I、Q数据，即同相和正交分量数据；
步骤三，然后对I、Q数据分别进行K倍升采样的高速并行成型滤波，对高速并行成型滤波后的KN/M路Rb/N（GHz）的并行I、Q数据进行并行数字上变频得到并行低中频调制信号，其中，K为正整数（K和M可以取相同数值）；
步骤四，最后将得到的并行低中频调制信号通过Rb*K/M（Gsps）高速数模转换芯片DAC转换为模拟信号发送出去。
步骤三中，所述高速并行成型滤波是对基于K倍升采样的成型滤波进行一次多相分解。
这里以K=4为例进行分析，其它倍数的升采样也可以进行类似的分解。
具体分解原理为：
设步骤二中得到的I、Q数据流，即输入数据流为：
Figure 710034DEST_PATH_IMAGE001
其中，x1，x2，…等为输入数据流序列，T为转置运算符，n为时间索引；
则4倍升采样后为：
Figure 2014100954236100002DEST_PATH_IMAGE002
其中，
Figure 704139DEST_PATH_IMAGE003
表示为4倍升采样后数据流；
当K倍升采样时，上述中的x1与x2之间有K-1个零。
设高速并行成型滤波系数为
Figure 2014100954236100002DEST_PATH_IMAGE004
，则高速并行成型滤波后数据可表示为：
    
Figure 3720DEST_PATH_IMAGE005
 
将y（n）展开可得到：
    
Figure 2014100954236100002DEST_PATH_IMAGE006
 
    
Figure 880409DEST_PATH_IMAGE007
 
    
Figure 2014100954236100002DEST_PATH_IMAGE008
 
    
Figure 765188DEST_PATH_IMAGE009
 
由此可知，4倍升采样的成型滤波可以分解为对同一输入数据进行的4路子滤波，最后将4路子滤波结果顺序输出即可。其中，4路子滤波系数为原滤波系数的4倍抽取，即：
       
Figure DEST_PATH_IMAGE010
 
       
Figure 32221DEST_PATH_IMAGE011
 
       
Figure DEST_PATH_IMAGE012
 
       
Figure 293438DEST_PATH_IMAGE013
 
由此可得到一次多相分解后的成型滤波实现结构。
即使对升采样成型滤波进行了多相分解，对于5Gbps码率、16QAM调制而言，单个滤波器的运算速度仍然高达1.25GHz，在现有FPGA无法实现，因此需对单路子滤波器进行进一步的并行化分解。
考虑子成型滤波h0（n）（h0（n）、h1（n）、h2（n）、h3（n）指子成型滤波器系数向量），定义
Figure DEST_PATH_IMAGE014
(w0，w1,……,w7表示子成型滤波器系数)，则对于该子滤波器，其并行实现可以利用基于迭代短卷积的并行FIR滤波算法以较低的硬件复杂度实现。
一个
Figure 24634DEST_PATH_IMAGE015
的快速短卷积算法可以表示为：
      
Figure DEST_PATH_IMAGE016
 
其中，S2m-1为卷积结果，Xm为假设的某输入数据序列；Pm为前预加矩阵，Qm为后加矩阵，Hm为对角矩阵，可表示为
Figure 80315DEST_PATH_IMAGE017
，则的基于***基算法的快速迭代短卷积算法可表示为：
       
Figure 899891DEST_PATH_IMAGE019
 
其中，M、n均为任意正整数，M为mn的乘积；S2m-1为卷积结果，X m为假设的某输入数据序列，
Figure DEST_PATH_IMAGE020
表示张量计算，
Figure 699219DEST_PATH_IMAGE021
是一个2M-1行（2m-1）（2n-1）列的稀疏重排矩阵，
Figure DEST_PATH_IMAGE022
。对这种基于***基算法的快速迭代短卷积算法进行进一步的一般化分解并转置，即可得到基于迭代短卷积的并行FIR滤波算法，则对于
Figure 222605DEST_PATH_IMAGE023
路并行的J抽头有限长冲击响应滤波器FIR，对所述子成型滤波，采用基于迭代短卷积的并行FIR滤波算法实现：
Figure DEST_PATH_IMAGE024
上式中
Figure 714766DEST_PATH_IMAGE025
，其中：L是正整数，表示并行路数，L1、L2……Lr等均是正整数，T表示转置运算，P为前预加矩阵，Q为后加矩阵，HL为对角矩阵，AL为稀疏重排矩阵，XL为并行输入数据，J为正整数。
步骤三中，设发送信息符号的I、Q分量分别为I（n）、Q（n），载波频率为fc，ADC、DAC的采样率为fs，则数字正交上变频的数学表达式为：
      
Figure DEST_PATH_IMAGE026
 
其中，n为时间索引；
相应的数字正交下变频表达式为：
      
Figure 18708DEST_PATH_IMAGE027
 
其中，j表示虚数单位；
由此可以看出，数字正交上变频和数字正交下变频其实都是一个正弦函数和余弦函数的乘法过程。其高速并行实现可等价为并行数控振荡器NCO的设计。
设需设计N路并行NCO，取余弦乘法
Figure DEST_PATH_IMAGE028
为例，则其N路并行可表示为：
Figure 356149DEST_PATH_IMAGE029
上述中， Xk、Yk、Ck定义如下：
      
Figure DEST_PATH_IMAGE030
 
其中，x（Nk）、x（Nk+1）、……、x（Nk+N-1）表示各个输入时间序列；k表示时间索引；y（Nk）、y（Nk+1）、……、y（Nk+N-1）表示各个输出时间序列；
      对于第i路（i=0,1,…,N-1）而言，其NCO输出为：
      
Figure 61937DEST_PATH_IMAGE031
 
即第i路NCO相当于频率为fc、采样率为fs/N、初相为的低速NCO；由此即将高速NCO分解为了N路并行的低速NCO，其相互间相差为。
基于前面分析的高速并行调制方法及工作流程可以看出，信号流的流程为：高速比特数据流进入调制样机后，先在FPGA内完成高速符号映射、高速匹配滤波、高速数字正交上变频等调制操作后，将得到的调制后数字信号经DAC转换为模拟信号后输出给后继的变频器发射就可以了，高速调制样机的主要算法实现都在FPGA上完成。
用于实现验证整个并行调制方法的硬件平台主要包括一片Xilinx XC6VSX315T FPGA和一片MD662H 8Gsps DAC。
将前述算法进行FPGA实现后对整个调制原理样机进行性能测试。调制速率的测试过程为：利用研制的高速调制原理样机生成1.25GHz中频、5Gbps码率、16QAM调制的信号，然后利用泰克公式的高速示波器DPO71254B采集一段数据，记录该段数据的时间长度T（s），然后在PC机上利用MATLAB对示波器采集到的数据进行解调，得到解调数据量S（bit）。则实际的调制速率R可用如下公式计算得到：
      
Figure DEST_PATH_IMAGE034
 。
本发明的有益效果如下：
本发明通过全并行技术设计了一套利于FPGA实现的基于数字中频调制结构的高速调制方法，该方法具有硬件资源消耗小，易于FPGA流水线实现，可以突破器件速率限制，在较低的器件时钟频率下实现极高的数据调制等优点；通过在实际硬件平台上的测试表明，基于本调制构架，可以在156.25MHz的时钟频率下实现5Gbps的数据调制。本发明所述的高速并行调制构架可推广应用到未来的高速数字通信***中，具有广阔的应用前景。
附图说明
图1为本发明的***构架框图；
图2为本发明的对4倍升采样成型滤波进行多相分解的实现示意图；
图3为本发明的对K倍升采样成型滤波进行多相分解的实现示意图；
图4为本发明的子成型滤波的实现示意图；
图5为本发明的高速并行成型滤波的实现示意图；
图6 示波器采集的调制后信号波形；
图7 解调得到的数据量图。
具体实施方式
本发明以数字方式实现Gbps码率的调制时，采用现有串行处理构架显然无法在现有数字信号处理器件上实现，因此必须采用并行的调制构架。高速调制***方面，采用了数字中频调制结构，在数字域完成高速并行成形滤波、高速并行正交上变频等数字信号处理功能。最后提出图1所示的一种适合于FPGA实现的高速通信并行数字调制方法，其步骤如下：
步骤一，首先将待传输的Rb（Gbps）码率比特流经过串并转换为N路Rb/N（GHz）的低速并行比特流，其中，N为M的倍数，M为正整数；
步骤二，随后将所述低速并行比特流进行调制阶数为M的星座图符号映射，得到N/M路Rb/N（GHz）的并行I、Q数据，即同相和正交分量数据；
步骤三，然后对I、Q数据分别进行K倍升采样的高速并行成型滤波，对高速并行成型滤波后的KN/M路Rb/N（GHz）的并行I、Q数据进行并行数字上变频得到并行低中频调制信号，其中，K为正整数（K、M可以取相同数值）；
步骤四，最后将得到的并行低中频调制信号通过Rb*K/M（Gsps）高速数模转换芯片DAC转换为模拟信号发送出去。
这其中涉及的关键算法主要有高速并行成形滤波和高速并行正交数字上变频。
以Rb=5Gbps码率信号的调制为例，若采用16QAM调制，即M=4，并行路数N=32，升采样倍数K=4，则并行成型滤波和数字上变频的时钟速率为156.25MHz。而现有FPGA的最高时钟速率一般可达500MHz，即使进行复杂的计算，时钟速率也可以达到200MHz以上，因此该并行调制算法在FPGA上是完全可以实现的。若采用传统的串行调制方式，则符号映射后的数据速率为1.25GHz，升采样后的成型滤波和数字上变频的计算时钟速率将达5GHz，如此高的速率在现有FPGA、甚至最高速的DSP上都是无法实现的。最后需要的DAC速率为5Gsps，目前可用的高速商业DAC最高速率为8Gsps，也可以很好的满足需求。
步骤三中，所述高速并行成型滤波是对基于K倍升采样的成型滤波进行一次多相分解。
这里以K=4为例进行分析，其它倍数的升采样也可以进行类似的分解。
具体分解原理为：
设步骤二中得到的I、Q数据流，即输入数据流为：
Figure 188341DEST_PATH_IMAGE001
其中，x1，x2，…等为输入数据流序列，T为转置运算符，n为时间索引；
则4倍升采样后为：
Figure 329473DEST_PATH_IMAGE002
其中，
Figure 827450DEST_PATH_IMAGE003
表示为4倍升采样后数据流；
当K倍升采样时，上述
Figure 664344DEST_PATH_IMAGE003
中的x1与x2之间有K-1个零。
设高速并行成型滤波系数为
Figure 614982DEST_PATH_IMAGE004
，则高速并行成型滤波后数据可表示为：
Figure 497488DEST_PATH_IMAGE005
。
将y（n）展开可得到：
        
       
Figure 854837DEST_PATH_IMAGE007
 
        
       
Figure 775705DEST_PATH_IMAGE009
 
由此可知，4倍升采样的成型滤波可以分解为对同一输入数据进行的4路子滤波，最后将4路子滤波结果顺序输出即可。其中，4路子滤波系数为原滤波系数的4倍抽取，即：
Figure 310592DEST_PATH_IMAGE010
Figure 424041DEST_PATH_IMAGE011
Figure 635897DEST_PATH_IMAGE013
由此可得到一次多相分解后的成型滤波实现结构如图2所示。
如图3所示，针对K倍升采样的成型滤波实现结构。
即使对升采样成型滤波进行了多相分解，对于5Gbps码率、16QAM调制而言，单个滤波器的运算速度仍然高达1.25GHz，在现有FPGA无法实现，因此需对单路子滤波器进行进一步的并行化分解。
考虑子成型滤波h0（n）（h0（n）、h1（n）、h2（n）、h3（n）指子成型滤波器系数向量），定义
Figure 759710DEST_PATH_IMAGE014
(w0，w1，……，w7表示子成型滤波器系数)，则对于该子滤波器，其并行实现可以利用基于迭代短卷积的并行FIR滤波算法以较低的硬件复杂度实现。
一个
Figure 44061DEST_PATH_IMAGE015
的快速短卷积算法可以表示为：
      
Figure 456588DEST_PATH_IMAGE016
 
其中，S2m-1为卷积结果，Xm为假设的某输入数据序列；Pm为前预加矩阵，Qm为后加矩阵，Hm为对角矩阵，可表示为
Figure 546904DEST_PATH_IMAGE017
，则
Figure 728486DEST_PATH_IMAGE018
的基于***基算法的快速迭代短卷积算法可表示为：
       
Figure 980476DEST_PATH_IMAGE019
 
其中，M、n均为任意正整数，M为mn的乘积；S2m-1为卷积结果，X m为假设的某输入数据序列，
Figure 880299DEST_PATH_IMAGE020
表示张量计算，
Figure 446410DEST_PATH_IMAGE021
是一个2M-1行（2m-1）（2n-1）列的稀疏重排矩阵，
Figure 813325DEST_PATH_IMAGE022
。对这种基于***基算法的快速迭代短卷积算法进行进一步的一般化分解并转置，即可得到基于迭代短卷积的并行FIR滤波算法，则对于
Figure 173899DEST_PATH_IMAGE023
路并行的J抽头有限长冲击响应滤波器FIR，对所述子成型滤波，采用基于迭代短卷积的并行FIR滤波算法实现：
Figure 623335DEST_PATH_IMAGE024
上式中
Figure 993136DEST_PATH_IMAGE025
，其中：L是正整数，表示并行路数，L1、L2……Lr等均是正整数，T表示转置运算，P为前预加矩阵，Q为后加矩阵，HL为对角矩阵，AL为稀疏重排矩阵，XL为并行输入数据。
其中：
        
Figure 883732DEST_PATH_IMAGE035
 
式中，
Figure DEST_PATH_IMAGE036
，
Figure 743103DEST_PATH_IMAGE037
是系数为
Figure DEST_PATH_IMAGE038
的子滤波器，，
Figure DEST_PATH_IMAGE040
，
Figure 650065DEST_PATH_IMAGE041
，表示延时L次。
对于本构架而言，方案设计中L=8可以分解为2×2×2的三级2×2迭代短卷积或者2×4的两级迭代短卷积。考虑到利用加法共享分解，4×4短卷积以直接方式可以比以两级2×2卷积方式更高效地实现，这里将L分解为2×4。则结合前面提出的高速并行调制构架知，8路并行的子成型FIR滤波可表示为：
      
Figure 723064DEST_PATH_IMAGE043
 
其中，
       
      
Figure 691020DEST_PATH_IMAGE045
 
      
Figure DEST_PATH_IMAGE046
 
由此可得到单路子成型滤波的实现结构如图4所示。再将图4带入图2中即可得到最终的高速并行成型滤波实现结构如图5所示。
步骤三中，设发送信息符号的I、Q分量分别为I（n）、Q（n），载波频率为fc，ADC、DAC的采样率为fs，则数字正交上变频的数学表达式为：
      
Figure 849469DEST_PATH_IMAGE026
 
其中，n为时间索引；
相应的数字正交下变频表达式为：
      
Figure 623389DEST_PATH_IMAGE027
 
其中，j表示虚数单位；
由此可以看出，数字正交上变频和数字正交下变频其实都是一个正弦函数和余弦函数的乘法过程。其高速并行实现可等价为并行数控振荡器NCO的设计。
设需设计N路并行NCO，取余弦乘法
Figure 488577DEST_PATH_IMAGE028
为例，则其N路并行可表示为：
Figure 627435DEST_PATH_IMAGE029
上述中， Xk、Yk、Ck定义如下：
      
Figure 264391DEST_PATH_IMAGE030
 
其中，x（Nk）、x（Nk+1）、……、x（Nk+N-1）表示各个输入时间序列；k表示时间索引；y（Nk）、y（Nk+1）、……、y（Nk+N-1）表示各个输出时间序列；
      对于第i路（i=0,1,…,N-1）而言，其NCO输出为：
      
Figure 514106DEST_PATH_IMAGE031
 
即第i路NCO相当于频率为fc、采样率为fs/N、初相为的低速NCO；由此即将高速NCO分解为了N路并行的低速NCO，其相互间相差为
Figure 871455DEST_PATH_IMAGE033
。
基于前面分析的高速并行调制方法及工作流程可以看出，信号流的流程为：高速比特数据流进入调制样机后，先在FPGA内完成高速符号映射、高速匹配滤波、高速数字正交上变频等调制操作后，将得到的调制后数字信号经DAC转换为模拟信号后输出给后继的变频器发射就可以了，高速调制样机的主要算法实现都在FPGA上完成。
用于实现验证整个并行调制方法的硬件平台主要包括一片Xilinx XC6VSX315T FPGA和一片MD662H 8Gsps DAC。
将前述算法进行FPGA实现后对整个调制原理样机进行性能测试。调制速率的测试过程为：利用研制的高速调制原理样机生成1.25GHz中频、5Gbps码率、16QAM调制的信号，然后利用泰克公式的高速示波器DPO71254B采集一段数据，记录该段数据的时间长度T（s），然后在PC机上利用MATLAB对示波器采集到的数据进行解调，得到解调数据量S（bit）。则实际的调制速率R可用如下公式计算得到：
      
Figure 4496DEST_PATH_IMAGE034
 
通过示波器采集到的信号时域波形可以看出，整个数据的时间长度T为40us×10=400us。MATLAB中对采集到的数据进行解调后得到的二进制数据导入MATLAB中，可以看出，数据长度S=2000000bit。则调制速率为：
      
Figure 120220DEST_PATH_IMAGE047
 
示波器采集的调制后信号波形如图6所示，解调得到的数据量如图7所示。
本发明通过全并行技术设计了一套利于FPGA实现的基于数字中频调制结构的高速调制构架，该构架具有硬件资源消耗小，易于FPGA流水线实现，可以突破器件速率限制，在较低的器件时钟频率下实现极高的数据调制等优点。通过在实际硬件平台上的测试表明，基于本调制构架，可以在156.25MHz的时钟频率下实现5Gbps的数据调制。本发明所述的高速并行调制构架可推广应用到未来的高速数字通信***中，具有广阔的应用前景。
成型滤波器采用多相滤波并行结构进行一次分解，再利用基于迭代短卷积的并行FIR滤波算法对一次分解后的滤波结构进行二次并行分解，从而得到一个两级降速的完全并行化的成型滤波；同时，设计了一种并行数字NCO以实现并行数字上变频；最后对发明的并行调制构架及算法进行了FPGA实现验证，研制成功了5Gbps高速调制器，证明了并行调制构架的有效性。

Claims (5)

1.一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于步骤如下：
步骤一，首先将待传输的Rb（Gbps）码率比特流经过串并转换为N路Rb/N（GHz）的低速并行比特流，其中，N为M的倍数，M为正整数；
步骤二，随后将所述低速并行比特流进行调制阶数为M的星座图符号映射，得到N/M路Rb/N（GHz）的并行I、Q数据，即同相和正交分量数据；
步骤三，然后对I、Q数据分别进行K倍升采样的高速并行成型滤波，对高速并行成型滤波后的KN/M路Rb/N（GHz）的并行I、Q数据进行并行数字上变频得到并行低中频调制信号，其中，K为正整数；
步骤四，最后将得到的并行低中频调制信号通过Rb*K/M（Gsps）高速数模转换芯片DAC转换为模拟信号发送出去。
2.根据权利要求1所述的一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于：步骤三中，所述高速并行成型滤波是对基于K倍升采样的成型滤波进行一次多相分解，所述分解是对同一输入数据进行的K路子成型滤波，最后将K路子成型滤波的结果顺序输出。
3.根据权利要求2所述的一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于：对于                                                
Figure 2014100954236100001DEST_PATH_IMAGE001
路并行的J抽头有限长冲击响应滤波器FIR，对所述子成型滤波，采用基于迭代短卷积的并行FIR滤波算法实现：
Figure 653408DEST_PATH_IMAGE002
上式中
Figure 2014100954236100001DEST_PATH_IMAGE003
，其中：L是正整数，表示并行路数，L1、L2……Lr等均是正整数，T表示转置运算，P为前预加矩阵，Q为后加矩阵，HL为对角矩阵，AL为稀疏重排矩阵，XL为并行输入数据，J为正整数。
4.根据权利要求1所述的一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于：步骤三中，设发送信息符号的I、Q分量分别为I(n)、Q(n)，载波频率为fc，ADC、DAC的采样率为fs，则数字正交上变频的数学表达式为：
       
Figure 757499DEST_PATH_IMAGE004
 
其中，n为时间索引；
相应的数字正交下变频表达式为：
       
Figure 2014100954236100001DEST_PATH_IMAGE005
 
其中，j表示虚数单位；
由此，设计的N路并行数控振荡器NCO表示为：
Figure 474920DEST_PATH_IMAGE006
上述中， Xk、Yk、Ck定义如下：
       
Figure 2014100954236100001DEST_PATH_IMAGE007
 
其中，x（Nk）、x（Nk+1）、……、x（Nk+N-1）表示各个输入时间序列；k表示时间索引；y（Nk）、y（Nk+1）、……、y（Nk+N-1）表示各个输出时间序列；
对于第i路而言，其NCO输出为：
        
即第i路NCO相当于频率为fc、采样率为fs/N、初相为
Figure 2014100954236100001DEST_PATH_IMAGE009
的低速NCO；其中i=0，1，…，N-1；由此即将高速NCO分解为了N路并行的低速NCO，其相互间相差为。
5.根据权利要求1所述的一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于信号流的流程为：高速比特数据流进入调制样机后，首先在FPGA内完成高速符号映射、高速匹配滤波、高速数字正交上变频的调制操作得到调制后的数字信号，然后将数字信号经DAC转换为模拟信号并输出给变频器，通过变频器发射完成。
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