CN103903986A - 栅介质层的制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 86
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 45
- 239000010703 silicon Substances 0.000 claims abstract description 45
- 230000003647 oxidation Effects 0.000 claims abstract description 38
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 38
- 238000005516 engineering process Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 16
- 238000002347 injection Methods 0.000 claims abstract description 7
- 239000007924 injection Substances 0.000 claims abstract description 7
- 238000005121 nitriding Methods 0.000 claims abstract description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 77
- 230000008569 process Effects 0.000 claims description 46
- 229910052757 nitrogen Inorganic materials 0.000 claims description 44
- 239000003595 mist Substances 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 8
- 238000002156 mixing Methods 0.000 claims description 6
- 230000035755 proliferation Effects 0.000 claims description 6
- 238000004151 rapid thermal annealing Methods 0.000 claims description 4
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 abstract description 9
- 238000000137 annealing Methods 0.000 abstract description 6
- 150000004767 nitrides Chemical class 0.000 abstract 1
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 125000004433 nitrogen atom Chemical group N* 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910007991 Si-N Inorganic materials 0.000 description 4
- 229910006294 Si—N Inorganic materials 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- -1 nitrogen ion Chemical class 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000005915 ammonolysis reaction Methods 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- JIMUOUDLWPNFAY-UHFFFAOYSA-N [Si]=O.[Hf].[N] Chemical compound [Si]=O.[Hf].[N] JIMUOUDLWPNFAY-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000000802 nitrating effect Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
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- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
本发明提供一种栅介质层的制作方法,包括:提供半导体衬底;利用热氧化和/或热退火工艺,在所述半导体衬底上形成氧化硅层;对所述氧化硅层进行氮注入,形成第一氮氧化硅层;在高温环境下,对所述第一氮氧化硅层进行氮化处理,形成第二氮氧化硅层;在低温环境下,对所述第二氮氧化硅层进行氧化处理,形成栅介质层。利用本发明的方法形成的栅介质层具有较高的介电常数,同时能够有效抑制杂质在栅介质层中的扩散。
Description
技术领域
本发明涉及一种用于半导体MOS器件的制造工艺,更确切的说,本发明涉及一种栅介质层的制备方法。
背景技术
超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的快速发展,对器件加工技术提出更多的特殊要求,其中MOS器件特征尺寸进入纳米时代对栅介质层的要求就是一个明显的挑战。栅介质层的制备工艺是半导体制造工艺中的关键技术,直接影响和决定了器件的电学特性和可靠性。
MOSFET器件的关键性能指标是驱动电流,驱动电流的大小取决于栅极电容。栅极电容与栅极表面积成正比,与栅介质层的厚度成反比。因此,通过增加栅极表面积和降低栅介质层均可提高栅极电容,而降低栅介质层的厚度就变成推进MOSFET器件性能提高的首要手段。
但当半导体技术进入45纳米时代以来,传统单纯降低栅介质层厚度的方法遇到了前所未有的挑战。因为这时候栅介质层的厚度已经很薄(<20A),栅极漏电流中的隧道穿透机制已经起到主导作用。随着栅介质层的厚度的进一步降低,栅极漏电流也会以指数形式增长。栅介质层的厚度每降低2A,栅极漏电流就会增加10倍。另一方面,栅极、栅介质层和硅衬底之间存在杂质的浓度梯度,随着栅介质层厚度的不断降低,栅极里掺入的硼等杂质会从栅极中扩散到硅衬底中或者固定在栅介质层中,这会影响器件的阈值电压,从而影响器件的性能。诚然,增加栅介质层厚度可以有效抑制栅极漏电流和栅极中杂质的扩散,但是晶体管驱动电流、翻转延迟时间等关键性能也会大打折扣。这种驱动电流和栅极漏电对栅介质层厚度要求上的矛盾,对于传统的栅介质层而言是无法回避的。
栅极电容C=e0KA/t,其中,C=栅极电容;e0=在空气中的电容率;K=材料的介电常数;A=栅极表面积;t=栅介质层的厚度
从栅极电容的公式中我们可以看出,栅极电容不仅取决于栅极表面积和栅介质厚度,还取决于栅介质层的介电常数,故减少栅介质层不是提高栅极电容的唯一方法。即使栅介质层的厚度保持不变,提高栅介质层的介电系数K也可达到降低EOT及增加栅极电容的效果。因此,如何提高栅介质层的介电系数K成为了当务之急。
现有技术,提高栅介质层的介电系数的方法大致有两大类:
一类是采用全新的高介电系数的材料作为栅介质,如氮氧化铪硅(HfSiON)等。但采用全新材料涉及到栅极材料的选择,晶格常数的匹配及曝光蚀刻等一系列工艺集成问题,技术开发周期相对较长,不能立即满足45纳米技术的迫切需求。同时全新材料在技术上与以前工艺有较大差异,技术更新的成本过高。
另一大类是利用SiO2制作栅介质层,具体为将SiO2层中掺入氮使之成为致密的氮氧化硅(SiON),利用氮氧化硅作为栅介质层,可显著提高栅介质层的介电常数。因为利用未掺杂的SiO2制作栅介质层的介电常数值是3.9,而未掺杂的氮化硅(Si3N4)的介电常数可达到7。通过对SiO2中掺杂的氮原子的含量可以控制形成的氮氧化硅(也就是栅介质层)的介电常数。另外,氮原子的掺入还能有效的抑制SiO2中的杂质(比如硼)等栅介质层中的扩散。同时,该方法仍然采用SiO2作为栅介质的主体,因此与前期技术有良好的连续性和兼容性。
目前现有技术中利用三种主要的方法可实现SiO2中的掺氮以形成氮氧化硅,以提高栅介质层的介电常数。
第一种方法是在SiO2的生长过程中通入NO等含氮气体,从而在生长过程中直接掺入氮。但这种方法掺杂的氮均匀性很难控制,不能适应半导体生产的要求。
第二种方法是在SiO2介质生长完成后,采用在NO/N2O等含氮气体环境中进一步退火的办法掺杂氮。这种方法掺入的氮原子容易聚积在SiO2和沟道的界面处,从而对沟道中载流子的迁移速度产生负面影响。
第三种方法是在SiO2生长结束后,通过等离子体实现氮掺杂。该方法掺入的氮原子浓度高,深度上主要分布在栅介质的上表面而远离SiO2/Si界面,是目前半导体业界广泛接受的提高栅介质介电系数的方法。其具体工艺由三步组成:
1)采用原位水蒸汽氧化(ISSG,In-Situ Steam Generation)方法生长SiO2层;
2)采用解耦等离子氮化(DPN,Decoupled Plasma Nitridation)的方法利用氮离子向SiO2层中掺杂氮离子,形成氮氧化硅层;
3)采用后续高温退火工艺(PNA,Post Nitridation Anneal)对氮氧化硅层进行高温退火,以减少在氮离子掺杂过程中在氮氧化硅层中造成的等离子体损伤。
在上述制备工艺中,由于掺入的氮元素的浓度较高且主要分布在栅介质的上表面,因此对后续高温退火工艺(PNA,Post NitridationAnneal)的温度、气体氛围和时间间隔必须严格控制,以防止本征氧化层和有机吸附而对氮元素掺杂造成的影响;此外,后续高温退火工艺既容易造成表面氮元素的挥发,又能使氮元素获得能量而继续扩散,造成部分氮元素聚积在SiO2/Si界面处,从而对沟道中载流子的迁移速度产生负面影响。
发明内容
本发明解决的问题是提供一种栅介质层的制作方法,形成的栅介质层具有较高的介电常数,同时能够有效抑制杂质在栅介质层中的扩散。
为解决上述问题,本发明提供一种栅介质层的制作方法,包括:
提供半导体衬底;
利用热氧化和/或热退火工艺,在所述半导体衬底上形成氧化硅层;
对所述氧化硅层进行氮注入,形成第一氮氧化硅层;
在高温环境下,对所述第一氮氧化硅层进行氮化处理,形成第二氮氧化硅层;
在低温环境下,对所述第二氮氧化硅层进行氧化处理,形成栅介质层。
可选地,所述热氧化工艺利用炉管进行,所述热退火工艺利用快速热退火设备进行。
可选地,所述热退火工艺为:原位水蒸汽氧化工艺和/或快速热氧化工艺。
可选地,所述原位水蒸汽氧化工艺利用N2O和H2的混合气体进行,或所述原位水蒸汽氧化工艺利用O2和H2的混合气体进行。
可选地,所述第一氮氧化硅层利用去耦等离子体氮化工艺、远程等离子体氮化工艺、垂直扩散氮化工艺的一种或多种制作。
可选地,所述垂直扩散氮化工艺利用NO,N2O或NH3中的一种、两种或者三种气体的混合进行。
可选地,所述高温环境的温度范围为1000-1250摄氏度,所述氮化处理的时间范围为5-120秒。
可选地,所述氮化处理在Ar或N2的气体氛围下进行。
可选地,所述低温环境的温度范围为500-800摄氏度,所述氧化处理的时间范围为5-120秒。
可选地,所述氧化处理利用O2气体进行,或者所述氧化处理利用O2与H2的混合气体,或利用N2O与H2的混合气体进行。
与现有技术相比,本发明具有以下优点:
本发明首先利用热氧化和/或热退火工艺,在所述半导体衬底上形成氧化硅层;然后,对所述氧化硅层进行氮注入,形成第一氮氧化硅层;之后在高温环境下对第一氮氧化硅层进行氮化处理,一方面能够有效修复半导体衬底中的晶格损伤,另一方面,使得形成的第二氮氧化硅层的Si-N键较为稳定,使得第二氮氧化硅层中的氮含量较稳定;接着,在低温环境的氛围下对第二氮氧化硅层进行氧化处理,以修复形成半导体衬底与栅介质层之间的界面。
与传统的高温氮化处理工艺相比,采用本发明所制备的栅介质层不仅具有稳定的氮含量,而且能有效提高栅介质层中的氮含量30%左右,从而使所制备的栅介质层具有较高的介电常数,实现了对栅介质层介电常数精确剪裁的目的,同时还能有效抑制硼等杂质在栅介质层中的扩散,降低了MOS器件阈值电压漂移和不稳定的风险,有效改善了栅介质层的可靠性。
附图说明
图1是本发明一个实施例的栅介质层的制作方法流程示意图。
具体实施方式
本发明解决的问题是提供一种栅介质层的制作方法,形成的栅介质层具有较高的介电常数,同时能够有效抑制杂质在栅介质层中的扩散。
为解决上述问题,本发明提供一种栅介质层的制作方法,请参考图1所示的本发明一个实施例的栅介质层的制作方法流程示意图,本发明的栅介质层的制作方法包括:
步骤S1,提供半导体衬底;
步骤S2,利用热氧化和/或热退火工艺,在所述半导体衬底上形成氧化硅层;
步骤S3,对所述氧化硅层进行氮注入,形成第一氮氧化硅层;
步骤S4,在高温环境下,对所述第一氮氧化硅层进行氮化处理,形成第二氮氧化硅层;
步骤S5,在低温环境下,对所述第二氮氧化硅层进行氧化处理,形成栅介质层。
下面结合具体的实施例对本发明的技术方案进行详细的说明。
首先作为一个实施例,步骤S1中所述的半导体衬底为硅。
作为本发明一个实施例,步骤S2所述的所述热氧化工艺利用炉管(Furnace)进行,在炉管中形成均匀稳定的具有目标厚度的氧化硅层。
作为本发明的又一实施例,步骤S2所述的热退火工艺利用快速热退火设备(RTP,Rapid Thermal Process)进行。具体地,可以利用所述快速热退火设备进行原位水蒸汽氧化工艺(ISSG,In-SituSteam Generation)和/或快速热氧化工艺(RTO,Rapid ThermalOxidation)。
作为一个实施例,所述原位水蒸汽氧化工艺利用N2O和H2的混合气体进行。作为本发明的又一实施例,所述原位水蒸汽氧化工艺利用O2和H2的混合气体进行。
在半导体衬底上形成氧化硅层后,需要对所述氧化硅层进行氮注入,氮注入的目的是,使SiO2层中的部分O原子由N原子取代形成Si-N键,从而将所述栅氧化层调整为具有一定氮浓度的第一氮氧化硅层。本发明所述的氮注入可以利用去耦等离子体氮化工艺(DPN,Decoupled Plasma Nitridation)、远程等离子体氮化工艺(RPN,RemotePlasma Nitridation)、垂直扩散氮化工艺的一种或多种制作。
其中,所述垂直扩散氮化工艺利用NO,N2O或NH3中的一种、两种或者三种气体的混合进行。
在第一氮氧化硅层形成后,执行步骤S4,在高温环境下,对所述第一氮氧化硅层进行氮化处理,一方面是能够有效修复半导体衬底中的晶格损伤,另一方面,使得形成的第二氮氧化硅层的Si-N键较为稳定,使得第二氮氧化硅层中的氮含量较稳定。
作为本发明的一个实施例,所述高温环境的温度范围为1000-1250摄氏度,所述氮化处理的时间范围为5-120秒。本发明所述的氮化处理在Ar或N2的气体氛围下进行。
在第二氮氧化硅层形成后,在低温环境的氛围下对第二氮氧化硅层进行氧化处理,以修复半导体衬底与形成氧化硅层时的界面。本发明所述的低温环境的温度范围为500-800摄氏度,所述氧化处理的时间范围为5-120秒。
作为本发明一个实施例,所述氧化处理利用O2气体进行,或者所述氧化处理利用O2与H2的混合气体,或利用N2O与H2的混合气体进行。
综上,本发明首先利用热氧化和/或热退火工艺,在所述半导体衬底上形成氧化硅层;然后,对所述氧化硅层进行氮注入,形成第一氮氧化硅层;之后在高温环境下对第一氮氧化硅层进行氮化处理,一方面能够有效修复半导体衬底中的晶格损伤,另一方面,使得形成的第二氮氧化硅层的Si-N键较为稳定,使得第二氮氧化硅层中的氮含量较稳定;接着,在低温环境的氛围下对第二氮氧化硅层进行氧化处理,以修复半导体衬底与栅介质层之间的界面。
与传统的高温氮化处理工艺相比,采用本发明所制备的栅介质层不仅具有稳定的氮含量,而且能有效提高栅介质层中的氮含量30%左右,从而使所制备的栅介质层具有较高的介电常数,实现了对栅介质层介电常数精确剪裁的目的,同时还能有效抑制硼等杂质在栅介质层中的扩散,降低了MOS器件阈值电压漂移和不稳定的风险,有效改善了栅介质层的可靠性。
因此,上述较佳实施例仅为说明本发明的技术构思及特点,其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施,并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰,都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种栅介质层的制作方法,其特征在于,包括:
提供半导体衬底;
利用热氧化和/或热退火工艺,在所述半导体衬底上形成氧化硅层;
对所述氧化硅层进行氮注入,形成第一氮氧化硅层;
在高温环境下,对所述第一氮氧化硅层进行氮化处理,形成第二氮氧化硅层;
在低温环境下,对所述第二氮氧化硅层进行氧化处理,形成栅介质层。
2.如权利要求1所述的栅介质层的制作方法,其特征在于,所述热氧化工艺利用炉管进行,所述热退火工艺利用快速热退火设备进行。
3.如权利要求2所述的栅介质层的制作方法,其特征在于,所述热退火工艺为:原位水蒸汽氧化工艺和/或快速热氧化工艺。
4.如权利要求3所述的栅介质层的制作方法,其特征在于,所述原位水蒸汽氧化工艺利用N2O和H2的混合气体进行,或所述原位水蒸汽氧化工艺利用O2和H2的混合气体进行。
5.如权利要求1所述的栅介质层的制作方法,其特征在于,所述第一氮氧化硅层利用去耦等离子体氮化工艺、远程等离子体氮化工艺、垂直扩散氮化工艺的一种或多种制作。
6.如权利要求5所述的栅介质层的制作方法,其特征在于,所述垂直扩散氮化工艺利用NO,N2O或NH3中的一种、两种或者三种气体的混合进行。
7.如权利要求1所述的栅介质层的制作方法,其特征在于,所述高温环境的温度范围为1000-1250摄氏度,所述氮化处理的时间范围为5-120秒。
8.如权利要求1所述的栅介质层的制作方法,其特征在于,所述氮化处理在Ar或N2的气体氛围下进行。
9.如权利要求1所述的栅介质层的制作方法,其特征在于,所述低温环境的
温度范围为500-800摄氏度,所述氧化处理的时间范围为5-120秒。
10.如权利要求1所述的栅介质层的制作方法,其特征在于,所述氧化处理利用O2气体进行,或者所述氧化处理利用O2与H2的混合气体,或利用N2O与H2的混合气体进行。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410111200.4A CN103903986A (zh) | 2014-03-24 | 2014-03-24 | 栅介质层的制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410111200.4A CN103903986A (zh) | 2014-03-24 | 2014-03-24 | 栅介质层的制作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103903986A true CN103903986A (zh) | 2014-07-02 |
Family
ID=50995252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410111200.4A Pending CN103903986A (zh) | 2014-03-24 | 2014-03-24 | 栅介质层的制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103903986A (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105575785A (zh) * | 2014-10-09 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 栅极结构的形成方法 |
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CN110233095A (zh) * | 2018-03-05 | 2019-09-13 | 中芯国际集成电路制造(上海)有限公司 | 栅介质层、场效应管的制造方法及场效应管器件 |
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US11862461B2 (en) | 2021-12-28 | 2024-01-02 | Changxin Memory Technologies, Inc. | Method of forming oxide layer on a doped substrate using nitridation and oxidation process |
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-
2014
- 2014-03-24 CN CN201410111200.4A patent/CN103903986A/zh active Pending
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