CN103885362A - 基于cpci-e总线的多dsp并行处理板 - Google Patents

Abstract

本发明涉及基于CPCI-E总线的多DSP并行处理板设计架构，包括四个TS201浮点DSP处理器和一个XC7K325TFPGA，每个DSP与其余三个DSP均通过全双工LINK口连接，四个DSP均通过数据总线、全双工LINK口与FPGA连接；FPGA通过自定义高速接口与CPCI-Express桥连接；本发明采用CPCI-E总线实现对TS201阵列的LINK口加载方式和对FPGA的被动和主动加载模式的带电自由切换，利用CPCI-E总线的串行差分特性和FPGA外部的高速缓存实现DSP处理阵列的高速数据传输；本发明具有总线传输速度快、体积小、接口方式灵活，板载缓存大和扩展性好的特点。

Description

基于CPCI-E总线的多DSP并行处理板

技术领域

本发明涉及高速数字信号通讯处理领域，特别是一种基于CPCI-E总线的多DSP并行处理板。

背景技术

现在市面上多数处理板都是以传统的CPCI总线接口为主。CPCI属于传统的并行接口总线，不符合现代通讯中串行传输的理念范畴。它不仅体积大，信号定义复杂，而且传输速度只有CPCI-E总线的十几分之一。显然无论多么强大的处理板搭配这种接口都会遇到传输的紧瓶，无法发挥本身固有的优势。而且目前市面上还没有将DDR3、千兆网络、Rapid IO、TigerSharc201、CPCI-E、Xilinx 7系列FPGA这些高端模块集于一体的处理板。最多也是实现上面的某一部分功能，且没有做成标准产品，更谈不上可扩展的高速接口。业界主要的都是以CPCI为主要传输接口，所以在整体功能上有很大的局限性。

现在的主流数字设计基本上都离不开DSP芯片的应用。2000年初，随着雷达、无线通讯等技术发展，大带宽高分辨力、多种信号处理方式和大容量数据的互相交互传输，使得对信号实时信号处理和传输的要求大大提高。随着大规模集成电路技术的发展，作为数字信号处理的核心数字信号处理器（DSP）得到了快速的发展和应用。当时业界以TI和ADI公司的DSP为主占据着绝大部分市场，两家公司都有定点和浮点型号，在应用上各有千秋。ADI公司于2003年推出全新一代浮点DSP处理器TigerSharc201（TS201），其结构如图1所示，它的推出在当时令ADI公司保持了浮点DSP领域绝对的长期优势。TS201性价比很高，兼有FPGA和ASIC信号处理性能和指令集处理器的高度可编程性，适用于大存储量、高性能、高速度的信号处理和图像处理。如雷达信号处理、无线基站、图像音频处理等。表1是ADI公司和TI公司使用比较普遍的典型浮点DSP性能的对比。

 

表                                                

从表1可以看出TS201的主要指标均高于TMS320C6713B，这也符合ADI公司当初设计这个芯片的初衷。尤其是内部3MB的缓存和4个高速Link口完全不同于传统的DSP设计理念，给设计师耳目一新的感觉。并使大家饱受困惑的“同时实现数据高速输入和输出“的问题得以解决。以前的DSP即便有EDMA方式的同步传输总线也只能在某一时刻接收或者发送，这样使总线传输带宽大大折扣（至少缩小一倍）。有些DSP为了解决这一个问题就增加了一些辅助通道，比如McBSP、HPI等。但是这些接口速率都非常低，最高也就几十MB的速率等级。这显然不能满足现代信号处理的需求。TS201的每对Link口的传输宽带为4，可以工作在全双工模式，总速率达到1GB/S。

但是目前没有将TS201应用于基于CPCI-E总线的处理板中，主要原因是TS201和CPCI-E都属于对技术水平要求较高，如果把他们柔和在一起就更比较困难，需要综合考虑的更多，是属于1+1>2的问题。

发明内容

本发明为解决上述技术问题，提供了一种基于CPCI-E总线的多DSP并行处理板，可以将DDR3、千兆网络、Rapid IO、TigerSharc201、CPCI-E、Xilinx 7系列FPGA这些高端模块集于一体，而且体积小，信号定义简单，传输速度较高。

本发明的技术方案如下：

基于CPCI-E总线的多DSP并行处理板，其特征在于：包括四个TigerSharc201（即TS201）浮点DSP处理器和一个Xilinx 7系列的XC7K325T 的FPGA（现场可编程逻辑阵列），每个TigerSharc201浮点DSP处理器均与其余三个TigerSharc201浮点DSP处理器通过LINK口连接，四个TigerSharc201浮点DSP处理器均通过全双工LINK口、数据总线与XC7K325T的FPGA连接；所述XC7K325T FPGA通过自定义高速接口与CPCI-Express桥连接；所述CPCI-Express桥通过并行扩展口连接到网络处理器NP，XC7K325T的FPGA通过外部总线连接四个TigerSharc201浮点DSP处理器，XC7K325T的FPGA通过CPCI-E总线连接接插件。

所述CPCI-E总线按照×8的传输宽度设计，为了保证信号的高速传输（2.5Gbps/束）。

所述接插件为差分连接器，该差分连接器为全差分对结构，以每个差分信号对为一组，差分对外面包含一个接地的屏蔽片，这样可以有效的减小信号之间的串扰；该接插件采用德国ERNI公司的差分连接器。

所述CPCI-Express桥符合V1.1规范（ CPCI.Express.Base.Specification.v1.1），根据每束2.5Gbps的传输速率计算，×8的单向传输速率总共可以达到2GB/S。

所述XC7K325T FPGA外接有大容量DDR3（第三代双倍数据率同步动态随机存取存储器）缓存。

板与板之间通过XC7K325T  FPGA的Rapid IO进行板间传输。

采用CPCI-E总线实现对四个TS201的LINK口加载方式和对FPGA的被动和主动从并方式的自由切换。

CPCI-E总线实现对TS201的LINK口加载：

TS201的LINK口加载需要有外部控制器主动向它输入加载时钟和加载数据信号，自己则属于被动接收。输入的时钟和数据信号需要被转换成LVDS电平（低电压差分信号）按照4bit的总线宽度进行拆分加载。在加载的过程中LINK口会定时执行前一时刻被输入的代码，所以需要每128比特的加载时间保留一定的间隔。CPCI-E总线通过自己Local端的异步总线产生相应译码信号和时序，异步总线包括片选（CS）、读信号（RD）、写信号（WR）、地址线（Addr）和数据线（Data）。DSP的加载属于异步慢速过程，主机可以利用CPCI-E接口产生任意的时序组合对任意一片DSP进行复位和加载，而不需要开关电就可以实现灵活控制和任意代码切换。并且由于加载代码可以放置在任何位置的任意一种存储介质中，因此可以增加代码本身的保密性。

对FPGA的从串和从并方式的自由切换，利用FPGA启动时使用专门的初始化和模式判断信号的来进行自身加载模式的判断。

本发明的有益效果如下：

本发明是新一代基于高速串行差分总线（CPCI-E）传输的多DSP并行处理通用数字板；通用、高速和全数字化处理处理贯穿它的整个设计理念之中，它将业界多种最新、最高端的传输总线（接口）集于一身，具体如下：

1、总线传输速度快，体积小；采用串行差分走线方式在每一束差分走线上实现很高的波特率传输，同时采用8束差分总线同步传输，是其总的传输速率达到2GB/S；物理形式上采用国外的高密度连接器在较小的物理空间上实现稳定可靠的连接；

2、4×TS201的DSP共享组合方式实现高效、高速的数据处理和传输；利用TS201独有的总线共享方式组阵，将4片TS201的外部总线直接短接在一起，这种设计既节约了外部走线数目，减少了与FPGA引脚的连线，又可以利用总线的短接性实现内存的DMA互访；这种总线方式与LINK接口的连接方式相结合实现多种数据传输通道，将数据的输入和输出就行无缝连贯，极大地发挥此DSP组阵序列的运算能力；

3：使用Xilinx 7系列的XC7K325T FPGA和DDR3控制器的组合方案；K7目前属于XILINX最高端的FPGA系列，是业界第一款使用28nm工艺的FPGA产品；在本设计中其外部配置两组独立的DDR3控制器，使单组访问速率达到10GB/S，可以实现大容量数据的高速缓存；

4、用户可以利用Rapid IO实现板间传输，使得本发明成为通用高端全数字处理平台。

附图说明

图1为TS021的框图；

图2为本发明的组成阵列架构框图；

图3为本发明采用译码器实现加载的框图

图4为本发明采用CPCI-E的Local总线配合3-8译码器进行译码操作的具体加载控制信号示意图

图5为本发明的电平转换设计的示意图

图6为本发明的DSP link口的加载时序图

图7为本发明加载FPGA的典型步骤示意图

图8为本发明加载FPGA初始化时各个管脚信号的时序。

具体实施方式

如图2所示，基于CPCI-E总线的多DSP并行处理板（型号BN904），包括ADI公司的四个TigerSharc201（即TS201）浮点DSP处理器和一个Xilinx 7系列的XC7K325T的FPGA，每个TigerSharc201浮点DSP处理器均与其余三个TigerSharc201浮点DSP处理器通过LINK口（即图2中的“LK”）连接，每个TigerSharc201浮点DSP处理器均与其余三个TigerSharc201浮点DSP处理器通过LINK口连接，四个TigerSharc201浮点DSP处理器均通过数据总线与全双工LINK口与XC7K325T 的FPGA连接；所述XC7K325T的FPGA通过自定义高速接口与CPCI-Express桥连接，CPCI-Express桥通过并行扩展口连接到NP（网络处理器），XC7K325T的FPGA还通过外部总线连接四个TigerSharc201浮点DSP处理器，XC7K325T的FPGA通过CPCI-E总线连接接插件；网络处理器NP再连接MAC，MAC连接PHY，PHY连接RJ45。

所述XC7K325T 的FPGA还通过外部总线连接四个TigerSharc201浮点DSP处理器，还通过外部总线连接有1GB的SDRAM和512MB的FLASH。

所述CPCI-E总线按照×8的传输宽度设计，为了保证信号的高速传输（2.5Gbps/束）。

所述接插件为差分连接器，该差分连接器为全差分对结构，以每个差分信号对为一组，差分对外面包含一个接地的屏蔽片，这样可以有效的减小信号之间的串扰；该接插件采用德国ERNI公司的差分连接器。

所述CPCI-Express桥符合V1.1规范，根据每束2.5Gbps的传输速率计算，×8的单向传输速率总共可以达到2GB/S。

所述XC7K325T的FPGA外接有有双倍数据率同步动态随机存取存储器，容量可达2GB，单组DDR3访问速率达到10GB/S，可以实现大容量数据的高速缓存。

用户可以利用通过Rapid  IO实现XC7K325T  FPGA的板间传输，使得处理板成为通用高端全数字处理平台。

用户在使用过程中时常需要更新DSP代码和FPGA代码，将FPGA的从串（×1）加载口、从并（×8）加载口和DSP的Link加载口接入到CPCI-E桥接芯片，利用其异步译码扩展接口实现代码加载切换的任意组合。

CPCI-E总线的多DSP并行处理板（型号BN904）采用串行差分走线方式在每一束差分走线上实现很高的波特率传输，同时采用8束差分总线同步传输，是其总的传输速率达到2GB/S；物理形式上采用国外的高密度连接器在较小的物理空间上实现稳定可靠的连接；利用TS201独有的总线共享方式组阵，将四片TS201的外部总线直接短接在一起，这种设计既节约了外部走线数目，减少了与FPGA引脚的连线，又可以利用总线的短接性实现内存的DMA互访；这种总线方式与LINK接口的连接方式相结合实现多种数据传输通道，将数据的输入和输出就行无缝连贯，极大地发挥此DSP组阵序列的运算能力。

采用CPCI-E总线实现对四个TS201的LINK口加载方式和对FPGA的被动和主动从并方式的自由切换。

CPCI-E总线实现对TS201的LINK口加载：

TS201的LINK口加载需要有外部控制器主动向它输入加载时钟和加载数据信号，自己则属于被动接收。输入的时钟和数据信号需要被转换成LVDS电平（低电压差分信号）按照4bit的总线宽度进行拆分加载。在加载的过程中LINK口会定时执行前一时刻被输入的代码，所以需要每128比特的加载时间保留一定的间隔。CPCI-E总线通过自己Local端的异步总线产生相应译码信号和时序，异步总线包括片选（CS）、读信号（RD）、写信号（WR）、地址线（Addr）和数据线（Data）。DSP的加载属于异步慢速过程，主机可以利用CPCI-E接口产生任意的时序组合对任意一片DSP进行复位和加载，而不需要开关电就可以实现灵活控制和任意代码切换。并且由于加载代码可以放置在任何位置的任意一种存储介质中，因此可以增加代码本身的保密性。

如图3所示，采用译码器进行具体加载的框架。如图4所示，本设计中使用CPCI-E的Local总线配合3-8译码器进行译码操作的具体加载的控制信号。在加载之前首先译码产生一个低脉冲电平复位DSP芯片，这将会把DSP的内部状态还原到初始加载状态。由于它是被动接收方式，所以只需要将相应的数据线低4位赋值于DSP的LINK口接收端即可，同时为了保证电平的准确需要使用电路将LVTTL转化成LVDS信号，TI、MAXIM等公司都有很多这种电平转换芯片可以实现，电平转换设计方式如图5所示。通过译码器产生变化的01方波信号作为时钟序列输入到DSP的加载时钟LCLK。LCLK属于双沿时序信号，即在时钟的上沿和下沿均会锁存4位数据。图5中，Addr是Local端的地址信号，Data是Local端的数据信号，RST_DSPx是送到每个DSP芯片的复位信号，DSPx_CLK是Link口加载的双沿时钟信号，DSPx_LDATA是Link口的数据信号。在工作时先产生数据信号再产生时钟信号，这样可以让加载时钟的边沿对准数据的中央以确保加载过程的成功。DSP link口的加载时序，如图6所示。与TS201传统的加载方式相比，本方案所需的连线非常少，不占用额外的存储空间；时序简单容易实现，不受上电先后顺序的影响，可以随时动态更新和远程控制；128位加载间隔的独特设计可以避免DSP代码加载中的冲突，非常适合使用在具有较高使用限制的工作环境。

FPGA最初是作为专用集成电路ASIC（Application Specific Integrated Circuit）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。现在的FPGA经过十几年发展已经产生了极大的飞跃，几乎能完成任何数字器件的功能。上至高性能的CPU，下至简单的组合控制电路都可以用FPGA来实现。它作为现代信息时代设计所必须的重要器件，在各种电子产品设计中的作用和地位越来越重要，很多产品离开了FPGA芯片就根本无法实现。但是，众所周知FPGA的配置代码都放在外部独立的存储介质中，即每次工作都必须要从外部加载代码到片内后才能运行。FPGA的加载一般有这几种模式，被动串行，被动并行，主动串行，主动并行和JTAG模式等。这几个模式的判断由芯片的M0、M1、M2这三个引脚在加电时的电平状态决定（000、001、010……）。不同的模式对***硬件配置电路，存储芯片类型和应用环境有不同的要求，甚至时常会在不同的工作模式之间自由切换。特别是上面提到的主动和被动加载方式是两种差异很大的启动模式，比如这两种加载模式中同一个引脚上的信号的功能作用和方向是完全不一样的。在以前的产品设计中FPGA通常被设计成一种启动方式，如果需要几种模式的切换（比如保密要求，FPGA代码不能放置在板卡存储器上，这就必须使用被动模式）。虽然可以设计几种不同的配置芯片和几种不同的启动电路，但这样必然会造成电路设计复杂化，器件规模的增加和版面有效利用空间缩小等诸多问题。更为严重的是这种不同启动模式之间的切换通常需要设备在断电的情况下使用物理跳线开关切换，这在许多工作环境中是绝对不允许的。因此迫切需要一种设计电路能够在产品不断电的情况下对主动和被动启动模式进行自由切换，且不能带来额外过多的设计成本和可靠性的降低。

本方案对FPGA的从串和从并方式的自由切换，利用FPGA启动时使用专门的初始化和模式判断信号的来进行自身加载模式的判断，如图7所示，一个FPGA加载的典型步骤图，而第三步正是实现以上多模式切换功能的关键所在。第1步首先是芯片加电初始化，第2步是上电复位后清除内部配置存储空间为后续外部配置代码导入到片内空间运行做准备。

如图8所示，均为FPGA加载初始化时各个管脚信号的时序。在FPGA代码完成加载之前，INIT_B属于输入信号。在INIT_B信号从低变高时（上升沿）它会对M0\M1\M2等三根信号电平进行采样，FPGA会根据此时对这三个信号的采样值（000\001\010……）进行判断是出于何种模式的启动方式，然后再根据对应的启动模式来发出或接收相应的时序信号。由此可见INIT_B信号非常重要，它上升沿对M0\1\2锁存的值决定了它的启动模式。

本设计首先在改变加载模式前在PROGRAM_B引脚上产生一个低脉冲信号复位FPGA，然后在不断电的情况下使用译码器电路在INIT_B引脚上产生一个低脉冲，同时根据启动需求将此时M0\1\2引脚置成所需的高低电平。当设置好M0\1\2的电平值之后先释放PROGRAM_B信号为高，然后再释放INIT_B信号为高。INIT_B的上升沿会将三个模式引脚的电平值锁存在内部寄存器中对启动模式做出判断，这样就可以改变它的启动模式，实现不同加载模式之间的切换。由于INIT_B属于双向信号，FPGA在加载完成后会将其变成输出信号。为了防止信号线上的三态冲突，所以在INIT_B上增加一个BUF控制器以实现此信号的的高阻切换。CCLK信号在不同的模式中方向不一样，有时候是输入有时候是输出，所以为了避免这种冲突就同样需要在其信号线上串接一个BUF控制器。

Claims (8)

1.基于CPCI-E总线的多DSP并行处理板，其特征在于：包括四个TigerSharc201浮点DSP处理器和一个Xilinx 7系列的XC7K325T 的FPGA，每个TigerSharc201浮点DSP处理器均与其余三个TigerSharc201浮点DSP处理器通过LINK口连接，四个TigerSharc201浮点DSP处理器均通过全双工LINK口、数据总线与XC7K325T的FPGA连接；所述XC7K325T的FPGA通过自定义高速接口与CPCI-Express桥连接；所述CPCI-Express桥通过并行扩展口连接到网络处理器NP，XC7K325T的FPGA通过外部总线连接四个TigerSharc201浮点DSP处理器，XC7K325T的FPGA通过CPCI-E总线连接接插件。

2.根据权利要求1所述的基于CPCI-E总线的多DSP并行处理板，其特征在于：所述CPCI-E总线按照×8的传输宽度设计。

3.根据权利要求2所述的基于CPCI-E总线的多DSP并行处理板，其特征在于：所述接插件为差分连接器，该差分连接器是全差分信号对结构，以每个差分信号P/N端对为一组，差分对外面包含一个接地的屏蔽片。

4.根据权利要求1所述的基于CPCI-E总线的多DSP并行处理板，其特征在于：所述CPCI-Express桥的单向传输速率总共达到2GB/S。

5.根据权利要求1所述的基于CPCI-E总线的多DSP并行处理板，其特征在于：所述XC7K325T的FPGA外接有双倍数据率同步动态随机存取存储器。

6.根据权利要求1所述的基于CPCI-E总线的多DSP并行处理板，其特征在于：所述XC7K325T的FPGA通过Rapid IO进行板间传输。

7.根据权利要求1所述的基于CPCI-E总线的多DSP并行处理板，其特征在于：在使用过程中，需动态更新代码，并将FPGA的被动加载口、主动加载口和DSP的Link加载口接入到CPCI-Express桥，利用其异步译码扩展接口实现对任意一个芯片的代码加载。

8.根据权利要求1所述的基于CPCI-E总线的多DSP并行处理板，其特征在于：采用CPCI-E总线实现对四个TigerSharc201浮点DSP处理器的LINK口加载，及对FPGA的被动和主动从并方式的自由切换。

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