CN103825580B - 抗单粒子翻转和单粒子瞬态的可置位的扫描结构d触发器 - Google Patents

Abstract

本发明公开了抗单粒子翻转和单粒子瞬态的可置位的扫描结构D触发器，目的是解决可置位的扫描结构D触发器抗单粒子翻转能力和抗单粒子瞬态能力不高的问题。本发明由缓冲电路、扫描控制缓冲电路、置位缓冲电路、时钟电路、主锁存器、从锁存器和输出缓冲电路组成。主锁存器和从锁存器为冗余加固的锁存器。主锁存器和从锁存器串联，并均与时钟电路、置位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C²MOS电路提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，双模冗余通路进一步增加了抗单粒子瞬态的能力。

Description

抗单粒子翻转和单粒子瞬态的可置位的扫描结构D触发器

技术领域

本发明涉及一种置位结构和扫描结构的主从D触发器，特别涉及一种抗单粒子翻转（Single Event Upset,SEU）和抗单粒子瞬态（Single Event Transient,SET）的可置位的扫描结构D触发器。

背景技术

宇宙空间中存在大量高能粒子（质子、电子、重离子等），集成电路中的时序电路受到这些高能粒子轰击后，其保持的状态有可能发生翻转，此效应称为单粒子翻转效应，单粒子轰击集成电路的LET（线性能量转移）值越高，越容易产生单粒子翻转效应。集成电路中的组合电路受到这些高能粒子轰击后，有可能产生瞬时电脉冲，此效应称为单粒子瞬态效应，单粒子轰击集成电路的LET值越高，产生的瞬时电脉冲持续时间越长，电脉冲越容易被时序电路采集。如果时序电路的状态发生错误翻转，或者单粒子瞬态效应产生的瞬时电脉冲被时序电路错误采集，都会造成集成电路工作不稳定甚至产生致命的错误，这在航天、军事领域尤为严重。因此，对集成电路进行加固从而减少单粒子翻转效应和单粒子瞬态效应越来越重要。

D触发器是集成电路中使用最多的时序单元之一，其抗单粒子翻转和单粒子瞬态的能力对整个集成电路的抗单粒子翻转和单粒子瞬态的能力起关键作用，对D触发器进行相应加固可以使集成电路的抗单粒子翻转和单粒子瞬态能力得到提高。

传统的D触发器为主从D触发器，一般由主级锁存器和从级锁存器串联构成。将普通锁存器替换为DICE（Dual Interlocked Storage Cell，双互锁存储单元）等冗余加固结构可以实现抗单粒子翻转的D触发器。在此基础上改造输入输出端口，可以实现同时抗单粒子翻转和单粒子瞬态。M.J.Myjak等人在The47^thIEEE International Midwest Symposium on Circuits and Systems（第47届IEEE电路与***中西部国际会议）上发表的“Enhanced Fault-Tolerant CMOS MemoryElements”（增强容错的CMOS存储单元）（2004年，第I-453～I-456页）上提出了一种改进的DICE电路，该电路采用DICE电路进行抗单粒子翻转加固，并把双向数据线分成了两个写数据线和两个读数据线，通过数据线的双模冗余，使得在任意时刻通过某一数据线传播到DICE电路的单粒子瞬态脉冲难以造成整个电路状态的翻转，从而实现针对单粒子瞬态的加固。但是数据线的双模冗余存在正反馈回路，在较长持续时间的单粒子瞬态脉冲下会产生锁存信息翻转，抗单粒子瞬态能力不高。

D.G.Mavis等在IEEE Reliability Physics Symposium（国际可靠性物理会议）上发表的“Soft error rate mitigation techniques for modern microcircuits”（减少现代微电路软错误率的技术）（2002年第216页-225页）中提出了时间采样D触发器电路。该电路在锁存数据的反馈环中引入了延迟和表决电路，因而具备了一定抗单粒子翻转和单粒子瞬态能力。但是表决电路本身不具备抗单粒子瞬态的能力，在单粒子瞬态脉冲下会输出错误数据，抗单粒子瞬态能力不高。

申请号为200910046337.5的中国专利公开了一种抗单粒子翻转和单粒子瞬态脉冲的D触发器。该发明是一种结构类似于时间采样结构的D触发器，包括两个多路开关、两个延迟电路、两个保护门电路和三个反相器，实现了D触发器的抗单粒子翻转和单粒子瞬态的加固。该专利具有抗单粒子瞬态的能力，但由于第三个反向器的输出端Q连接第二个多路开关的输入端VIN0，形成了正反馈回路，在较长持续时间的单粒子瞬态脉冲下会产生锁存信息翻转，抗单粒子瞬态能力不高。

普通主从D触发器不利于在测试阶段对电路进行检测，使得测试工作变得非常繁琐、复杂。在普通主从D触发器结构基础之上加入扫描结构，可以有效地简化电路测试工作，即在测试阶段可以通过扫描信号控制主从D触发器的输入，进而控制电路状态。

某些集成电路需要控制集成电路中D触发器的状态，强制D触发器输出低电平以及把其中存储的数据置为逻辑“1”。在扫描结构D触发器原有的结构基础上增加置位电路和置位信号输入端，可以实现D触发器的置位结构，并通过置位信号来控制D触发器的置位功能。但目前可置位的扫描结构D触发器抗单粒子翻转和抗单粒子瞬态能力不高，不利于在航空、航天等领域的集成电路芯片中使用。

申请号为201110323794.1的中国专利公开了一种抗单粒子翻转的可置位的扫描结构D触发器，如图1所示，该发明由时钟电路、主锁存器、从锁存器、扫描控制缓冲电路、输出缓冲电路组成，可以在较高LET值的单粒子轰击下正常工作而不产生单粒子翻转。由于该发明在时钟电路内、主锁存器前没有采用缓冲电路，所以不具备抗单粒子瞬态的能力，而且主锁存器、从锁存器未采用双模冗余，当单粒子轰击的LET值较高时，线路上的某一个节点翻转则会导致整个电路翻转。

发明内容

本发明要解决的技术问题是，针对目前的可置位的扫描结构D触发器抗单粒子翻转能力和抗单粒子瞬态不高的问题，提出一种抗单粒子翻转和单粒子瞬态的可置位的扫描结构D触发器。

本发明具体思想是：对主锁存器和从锁存器进行双模冗余加固，可以抗单粒子翻转；在时钟电路内，置位电路内和主锁存器前加入缓冲电路，可以抗单粒子瞬态；切断从锁存器中可能由单粒子瞬态脉冲导致的正反馈回路，可以在较长持续时间的单粒子瞬态脉冲下不发生翻转。

本发明抗单粒子翻转和单粒子瞬态的可置位的扫描结构D触发器由缓冲电路、扫描控制缓冲电路、置位缓冲电路、时钟电路、主锁存器、从锁存器、第一输出缓冲电路、第二输出缓冲电路组成。主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路、置位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与第一输出缓冲电路、第二输出缓冲电路相连。

本发明抗单粒子翻转和抗单粒子瞬态的可置位的扫描结构D触发器有五个输入端和两个输出端。五个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE、扫描数据输入端SI和置位信号输入端SN；输出端是Q和QN。

时钟电路有一个输入端和四个输出端，输入端为CK，输出端为c1、c2、cn1、cn2。时钟电路由十二个PMOS和十四个NMOS组成。第五十三PMOS管的栅极Pg53连接CK，漏极Pd53连接第五十三NMOS管的漏极Nd53；第五十四PMOS管的栅极Pg54连接第五十三PMOS管的漏极Pd53，漏极Pd54连接第五十四NMOS管的漏极Nd54，源极Ps54连接电源VDD；第五十五PMOS管的栅极Pg55连接第五十四PMOS管的漏极Pd54，漏极Pd55连接第五十五NMOS管的漏极Nd55，源极Ps55连接电源VDD；第五十六PMOS管的栅极Pg56连接第五十五PMOS管的漏极Pd55，漏极Pd56连接第五十六NMOS管的漏极Nd56，源极Ps56连接电源VDD；第五十七PMOS管的栅极Pg57连接CK，漏极Pd57连接第五十八PMOS管的源极Ps58，源极Ps57连接VDD；第五十八PMOS管的栅极Pg58连接第五十六PMOS管的漏极Pd56，漏极Pd58连接第五十七NMOS管的漏极Nd57，并作为时钟电路的一个输出端cn1，源极Ps58连接Pd57；第五十九PMOS管的栅极Pg59连接CK，漏极Pd59连接第六十PMOS管的源极Ps60，源极Ps59连接VDD；第六十PMOS管的栅极Pg60连接第五十六PMOS管的漏极Pd56，漏极Pd60连接第五十九NMOS管的漏极Nd59并作为时钟电路的一个输出端cn2，源极Ps60连接Pd59；第六十一PMOS管的栅极Pg61作为时钟电路的一个输出端c1，漏极Pd61连接第五十八PMOS管的漏极Pd58，并连接输出端cn1，源极Ps61连接VDD；第六十二PMOS管的栅极Pg62连接第六十二NMOS管的栅极Ng62并作为时钟电路的一个输出端c2，漏极Pd62连接第六十二NMOS管的漏极Nd62并作为时钟电路的一个输出端cn2，源极Ps62连接VDD；第六十三PMOS管的栅极Pg63连接输出端cn1，漏极Pd63连接输出端c1，源极Ps63连接VDD；第六十四PMOS管的栅极Pg64连接输出端cn2，漏极Pd64连接输出端c2，源极Ps64连接VDD；第五十三NMOS管的栅极Ng53连接CK，漏极Nd53连接第五十三PMOS管的漏极Pd53；第五十四NMOS管的栅极Ng54连接第五十三NMOS管的漏极Nd53，漏极Nd54连接第五十四PMOS管的漏极Pd54，源极Ns54连接VSS；第五十五NMOS管的栅极Ng55连接第五十四NMOS管的漏极Nd54，漏极Nd55连接第五十五PMOS管的漏极Pd55，源极Ns55连接VSS；第五十六NMOS管的栅极Ng56连接第五十五NMOS管的漏极Nd55，漏极Nd56连接第五十六PMOS管的漏极Pd56，源极Ns56连接VSS；第五十七NMOS管的栅极Ng57连接第五十六NMOS管的漏极Nd56，源极Ns57连接第五十八NMOS管的漏极Nd58，漏极连接cn1；第五十八NMOS管的栅极Ng58连接CK，漏极Nd58连接第五十七NMOS管的源极Nd57，源极Ns58连接VSS；第五十九NMOS管的栅极Ng59连接第五十六NMOS管的漏极Nd56，源极Ns59连接第六十NMOS管的漏极Nd60，漏极连接cn2；第六十NMOS管的栅极Ng60连接CK，漏极Nd60连接第五十九NMOS管的源极Nd59，源极Ns60连接VSS；第六十一NMOS管的栅极Ng61连接输出端c1，漏极Nd61连接输出端cn2，源极Ns61连接第六十五NMOS管的漏极Nd65；第六十二NMOS管的栅极Ng62连接输出端c2，漏极Nd62连接输出端cn2，源极Ns62连接第六十六NMOS管的漏极Nd66；第六十三NMOS管的栅极Ng63连接输出端cn1，漏极Nd63连接输出端c1，源极Ns63连接VSS；第六十四NMOS管的栅极Ng64连接输出端cn2，漏极Nd64连接输出端c2，源极Ns64连接VSS；第六十五NMOS管的漏极Nd65连接第六十一NMOS管的源极Ns61，栅极Ng65连接输出端c1，源极Ns65连接VSS；第六十六NMOS管的漏极Nd66连接第六十二NMOS管的源极Ns62，栅极Ng66连接输出端c1，源极Ns66连接VSS。

缓冲电路有一个输入端和一个输出端，输入端为D，输出端为D1。缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第一PMOS管的栅极Pg1连接输入D并和第一NMOS管的栅极Ng1连接，漏极Pd1连接第一NMOS管的漏极Ng1，源极Ps1连接VDD；第二PMOS管的栅极Pg2连接第一PMOS管的漏极Pd1，漏极Pd2连接第二NMOS管的漏极Nd2，源极Ps2连接VDD；第三PMOS管的栅极Pg3连接第二PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD；第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连接VDD；第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD；第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD；第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD；第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD；第一NMOS管的栅极Ng1连接Pg1，漏极Nd1连接Pd1，源极Ns1连接VSS;第二NMOS管的栅极Ng2连接第一NMOS管的漏极Nd1，漏极Nd2连接Pd2，源极Ns2连接VSS；第三NMOS管的栅极Ng3连接第二NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS；第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS；第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd4，漏极Nd5连接Pd5，源极Ns5连接VSS；第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd6，源极Ns6连接VSS；第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS；第八NMOS管的栅极Ng8连接第七NMOS管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS。

扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE，输出端为SEN。扫描控制缓冲电路由第三十九PMOS管和第三十九NMOS管组成。第三十九PMOS管的衬底和源极Ps39均连接电源VDD，第三十九NMOS管的衬底和源极Ns39均接地VSS。第三十九PMOS管的栅极Pg39连接SE，漏极Pd39连接第三十九NMOS管的漏极Nd39，并作为扫描控制电路的输出端SEN；第三十九NMOS管的栅极Ng39连接SE，漏极Nd39连接Pd39。

置位缓冲电路有一个输入端和两个输出端，输入端为SN，输出端是SN01，SN02。置位缓冲电路由十个NMOS管和十个PMOS管组成，置位缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第四十一PMOS管的栅极Pg41连接SN，漏极Pd41连接第四十一NMOS管的漏极Nd41，源极Ps41连接电源VDD；第四十二PMOS管的栅极Pg42连接第四十一PMOS管的漏极Pd41，漏极Pd42连接第四十二NMOS管的漏极Nd42，源极Ps42连接电源VDD；第四十三PMOS管的栅极Pg43连接第四十二PMOS管的漏极Pd42，漏极Pd43连接第四十三NMOS管的漏极Nd43，源极Ps43连接电源VDD；第四十四PMOS管的栅极Pg44连接第四十三PMOS管的漏极Pd43，漏极Pd44连接第四十四NMOS管的漏极Nd44，源极Ps44连接电源VDD；第四十五PMOS管的栅极Pg45连接SN，漏极Pd45连接第四十六PMOS管的源极Ps46，源极Ps45连接VDD；第四十六PMOS管的栅极Pg46连接第四十四PMOS管的漏极Pd44，漏极Pd46连接第四十五NMOS管的漏极Nd45；第四十七PMOS管的栅极Pg47连接SN，漏极Pd47连接第四十八PMOS管的源极Ps48，源极Ps47连接VDD；第四十八PMOS管的栅极Pg48连接第四十四PMOS管的漏极Pd44，漏极Pd48连接第四十七NMOS管的漏极Nd47，源极Ps48连接第四十七PMOS管的漏极Pd47；第四十九PMOS管的栅极Pg49连接第四十六PMOS管的漏极Pd46，源极Ps49连接电源VDD，漏极Pd49连接第四十九NMOS管的漏极Nd49并作为置位缓冲电路的一个输出端SN01；第五十PMOS管的栅极Pg50连接第四十八PMOS管的漏极Pd48，源极Ps50连接电源VDD，漏极Pd50连接第五十NMOS管的漏极Nd50并作为置位缓冲电路的另一个输出端SN02；第四十一NMOS管的栅极Ng41连接SN，漏极Nd41连接第四十一PMOS管的漏极Pd41，源极Ns41连接VSS；第四十二NMOS管的栅极Ng42连接第四十一NMOS管的漏极Nd41，漏极Nd42连接第四十二PMOS管的漏极Pd42，源极Ns42连接VSS；第四十三NMOS管的栅极Ng43连接第四十二NMOS管的漏极Nd42，漏极Nd43连接第四十三PMOS管的漏极Pd43，源极Ns43连接VSS；第四十四NMOS管的栅极Ng44连接第四十三NMOS管的漏极Nd43，漏极Nd44连接第四十四PMOS管的漏极Pd44，源极Ns44连接VSS；第四十五NMOS管的栅极Ng45连接第四十四NMOS管的漏极Nd44，源极Ns45连接第四十六NMOS管的漏极Nd46，漏极Nd45连接第四十九NMOS管栅极Ng49；第四十六NMOS管的栅极Ng46连接SN，漏极Nd46连接第四十五NMOS管的源极Nd45，源极Ns46连接VSS；第四十七NMOS管的栅极Ng47连接第四十四NMOS管的漏极Nd44，源极Ns47连接第四十八NMOS管的漏极Nd48，漏极Nd47连接第五十NMOS管栅极Ng50；第四十八NMOS管的栅极Ng48连接SN，漏极Nd48连接第四十七NMOS管的源极Nd47，源极Ns48连接VSS。第四十九NMOS管的栅极Ng49连接第四十五NMOS管的漏极Nd45，源极Ns49连接地VSS，漏极Nd49连接第四十九PMOS管的漏极Pd49并连接输出端SN01；第五十NMOS管的栅极Ng50连接第四十七NMOS管漏极Nd47，漏极Nd50连接第五十PMOS管的漏极Nd50并连接输出端SN02，源极Ns50连接VSS。

主锁存器有十一个输入端和两个输出端，输入端为D，D1，SI，SE，SEN，SN01，SN02，c1，c2，cn1，cn2；输出端为m1，m1r。主锁存器由十八个PMOS管和十八个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极Ps10，源极Ps9连接电源VDD；第十PMOS管的栅极Pg10连接SEN，漏极Pd10连接第十三PMOS管的源极Ps13，源极Ps10连接Pd9；第十一PMOS管的栅极Pg11连接SE，漏极Pd11连接第十二PMOS管的源极Ps12，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接D，漏极Pd12连接Ps13，源极Ps12连接Pd11；第十三PMOS管的栅极Pg8连接c1，漏极Pd13连接第九NMOS管的漏极Nd9，源极Ps13连接Pd10；第十四PMOS管的栅极Pg14连接SI，漏极Pd14连接第十五PMOS管的源极Ps15，源极Ps14连接电源VDD；第十五PMOS管的栅极Pg15连接SEN，漏极Pd15连接第十八PMOS管的源极Ps18，源极Ps15连接Pd14；第十六PMOS管的栅极Pg16连接SE，漏极Pd16连接第十七PMOS管的源极Ps17，源极Ps16连接电源VDD；第十七PMOS管的栅极Pg17连接D1，漏极Pd17连接第十八PMOS管的源极Ps18，源极Ps17连接Pd16；第十八PMOS管的栅极Pg18连接c2，漏极Pd18连接第十四NMOS管的漏极Nd14，源极Ps18连接Pd15；第十九PMOS管的栅极Pg19连接第十三PMOS管的漏极Pd13，漏极Pd19连接第十九NMOS管的漏极Nd19，并作为主锁存器的一个输出端m1，源极Ps19连接电源VDD；第二十PMOS管的栅极Pg20连接SN01，漏极Pd20连接第十九NMOS管的漏极Nd19，并连接输出端m1，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接第十八PMOS管的漏极Pd18，漏极Pd21连接第二十一NMOS管的漏极Nd21，并作为主锁存器的一个输出端m1r，源极Ps21连接电源VDD；第二十二PMOS管的栅极Pg22连接SN02，漏极Pd22连接第二十一NMOS管的漏极Nd21，并连接输出端m1r，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接Pd22，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD；第二十四PMOS管的栅极Pg24连接cn1，漏极Pd24连接第二十三NMOS管的漏极Nd23，源极Ps24连接Pd23；第二十五PMOS管的栅极Pg25连接Pd20，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD；第二十六PMOS管的栅极Pg26连接cn2，漏极Pd26连接第二十五NMOS管的漏极Nd25并和Pd18相连，源极Ps26连接Pd25；第九NMOS管的栅极Ng9连接cn1，漏极Nd9连接Pd13，源极Ns9连接第十NMOS管的漏极Nd10；第十NMOS管的栅极Ng10连接SE，漏极Nd10连接Ns9，源极Ns10连接第十一NMOS管的漏极Nd11；第十一NMOS管的栅极Ng11连接SI，漏极Nd11连接Ns10，源极Ns11接地VSS；第十二NMOS管的栅极Ng12连接D，漏极Nd12连接Ns9，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接SEN，漏极Nd13连接Ns12，源极Ns13接地VSS；第十四NMOS管的栅极Ng14连接cn2，漏极Nd14连接Pd18，源极Ns14连接第十五NMOS管的漏极Nd15；第十五NMOS管的栅极Ng15连接SE，漏极Nd15连接Ns14，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接SI，漏极Nd16连接Ns15，源极Ns16接地VSS；第十七NMOS管的栅极Ng17连接D1，漏极Nd17连接Ns14，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接SEN，漏极Nd18连接Ns17，源极Ns18接地VSS；第十九NMOS管的栅极Ng19连接Pd18，漏极Nd19连接Pd20，源极Ns19接第二十NMOS管漏极Nd20；第二十NMOS管的栅极Ng20连接SN02，漏极Nd20连接Ns19，源极Ns20接地VSS；第二十一NMOS管的栅极Ng21连接Pd18，漏极Nd21连接Pd22，源极Ns21接第二十二NMOS管的漏极Nd22；第二十二NMOS管的栅极Ng22连接SN01，漏极Nd22连接Ns21，源极Ns22接地VSS；第二十三NMOS管的栅极Ng23连接c1，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24；第二十四NMOS管的栅极Ng24连接Pd20，漏极Nd24连接Ns23，源极Ns24接地VSS；第二十五NMOS管的栅极Ng25连接c2，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26；第二十六NMOS管的栅极Ng26连接Pd22，漏极Nd26连接Ns25，源极Ns26接地VSS。第九PMOS管、第十PMOS管、第十一PMOS管以及第十NMOS管、第十一NMOS管、第十三NMOS管组成主锁存器中的扫描结构。第二十PMOS管以及第二十NMOS管组成主锁存器中的置位结构。

从锁存器有八个输入端和两个输出端，输入端为SN01，SN02，c1，c2，cn1，cn2，m1，m1r；输出端为s1，s1r。从锁存器由十二个PMOS管和十二个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第二十七PMOS管的栅极Pg27连接m1r，漏极Pd27连接第二十八PMOS管的源极Ps28，源极Ps27连接电源VDD；第二十八PMOS管的栅极Pg28连接cn1，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27；第二十九PMOS管的栅极Pg29连接m1，漏极Pd29连接第三十PMOS管的源极Ps30，源极Ps29连接电源VDD；第三十PMOS管的栅极Pg30连接cn2，漏极Pd30连接第二十九NMOS管的漏极Nd29，源极Ps30连接Pd29；第三十一PMOS管的栅极Pg31连接第二十八PMOS管的漏极Pd28，漏极Pd31连接第三十一NMOS管的漏极Nd31并作为从锁存器的一个输出端s1，源极Ps31连接电源VDD；第三十二PMOS管的栅极Pg32连接SN01，漏极Pd32连接第三十一NMOS管的漏极Nd31，并连接输出端s1，源极Ps32连接电源VDD；第三十三PMOS管的栅极Pg33连接第三十PMOS管的漏极Pd30，漏极Pd33连接第三十三NMOS管的漏极Nd33，并作为从锁存器的一个输出端s1r，源极Ps33连接电源VDD；第三十四PMOS管的栅极Pg34连接SN02，漏极Pd34连接第三十三NMOS管的漏极Nd33，并连接输出端s1r，源极Ps34连接电源VDD；第三十五PMOS管的栅极Pg35连接Pd34，漏极Pd35连接第三十六PMOS管的源极Ps36，源极Ps35连接电源VDD；第三十六PMOS管的栅极Pg36连接cn1，漏极Pd36连接第三十五NMOS管的漏极Nd35，源极Ps36连接Pd35；第三十七PMOS管的栅极Pg37连接Pd32，漏极Pd37连接第三十八PMOS管的源极Ps38，源极Ps37连接电源VDD；第三十八PMOS管的栅极Pg38连接cn2，漏极Pd38连接第三十七NMOS管的漏极Nd37，源极Ps38连接Pd37；第二十七NMOS管的栅极Ng27连接c，漏极Nd27连接Pd28，源极Ns27连接第二十八NMOS管的漏极Nd28；第二十八NMOS管的栅极Ng28连接m1，漏极Nd28连接Ns27，源极Ns28接地VSS；第二十九NMOS管的栅极Ng29连接c2，漏极Nd29连接Pd30，源极Ns29连接第三十NMOS管的漏极Nd30；第三十NMOS管的栅极Ng30连接m1r，漏极Nd30连接Ns29，源极Ns30接地VSS；第三十一NMOS管的栅极Ng31连接Pd30，漏极Nd31连接Pd32，源极Ns31连接第三十二NMOS管的漏极Nd32；第三十二NMOS管的栅极Ng32连接SN02，漏极Nd32连接Ns31，源极Ns32接地VSS；第三十三NMOS管的栅极Ng33连接Pd28，漏极Nd33连接Pd34，源极Ns33接第三十四NMOS管的漏极Nd34；第三十四NMOS管的栅极Ng34连接SN01，漏极Nd34连接Ns33，源极Ns34接地VSS；第三十五NMOS管的栅极Ng35连接c1，漏极Nd35连接Pd36，源极Ns35连接第三十六NMOS管的漏极Nd36；第三十六NMOS管的栅极Ng36连接Pd32，漏极Nd36连接Ns35，源极Ns36接地VSS；第三十七NMOS管的栅极Ng37连接c2，漏极Nd37连接Pd38，源极Ns37连接第三十八NMOS管的漏极Nd38；第三十八NMOS管的栅极Ng38连接Pd34，漏极Nd38连接Ns37，源极Ns38接地VSS。第三十二PMOS管以及第三十二NMOS管组成从锁存器中的置位结构。

第一输出缓冲电路有两个输入端和一个输出端，输入端连接s1和s1r，输出端为Q。输出缓冲电路由两个PMOS管和两个NMOS管组成。输出缓冲电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第五十一PMOS管的栅极Pg51接输入端s1r，漏极Pd51连接第五十一NMOS管的漏极Nd51，源极Ps51接电源VDD；第五十二PMOS管的栅极Pg52接Pd51，漏极Pd52连接第五十二NMOS管的漏极Nd52，并作为输出缓冲电路的输出Q；源极Ps52接电源VDD；第五十一NMOS管的栅极Ng51接输入端s1，漏极Nd51连接Pd51，源极Ns51接地VSS；第五十二NMOS管的栅极Ng52接Nd51，漏极Nd52连接Pd52，源极Ns52接地VSS。

第二输出缓冲电路有两个输入端和一个输出端，输入端连接s1和s1r，输出端为QN。输出缓冲电路由一个PMOS管和一个NMOS管组成。PMOS管的衬底连接电源VDD，NMOS管的衬底接地VSS。第四十PMOS管的栅极Pg40接输入端s1，漏极Pd40连接第四十NMOS管的漏极Nd40，并作为缓冲电路的输出端QN，源极Ps40接电源VDD；第四十NMOS管的栅极Ng40接输入端s1r，漏极Nd40连接Pd40，并连接输出端QN，源极Ns40接地VSS。

本发明抗单粒子翻转和单粒子瞬态的可置位的扫描结构D触发器工作过程如下：

本发明抗单粒子翻转和单粒子瞬态的可置位扫描结构D触发器在处于扫描状态的时侯也可进入置位状态，即扫描状态和置位状态可以同时存在。本发明抗单粒子翻转可置位的扫描结构D触发器可以在任意时刻进行置位，置位功能由SN即置位信号输入端控制。

当SN为低电平、SE为任意电平时，本发明抗单粒子翻转和单粒子瞬态的可置位扫描结构D触发器均处于置位状态，即主锁存器和从锁存器均被强行锁存逻辑“1”，输出缓冲电路的输出端Q和QN分别为高电平和低电平。

当SN为高电平、SE为低电平时，本发明抗单粒子翻转和单粒子瞬态的可置位扫描结构D触发器处于正常工作状态，即时钟电路接收CK，对CK进行缓冲后分别产生与CK反相的cn1、cn2和与CK同相的c1、c2，并且把cn1、cn2和c1、c2传入到主锁存器和从锁存器。缓冲器电路接收D，将D进行延迟后输出与D同相的D1，在CK为低电平期间，cn1、cn2为高电平，c1、c2为低电平，主锁存器开启，接收D和D1，并对D和D1中可能带有的单粒子瞬态脉冲进行滤除，然后通过锁存器输出与D、D1同相的m1、m1r，从锁存器处于保存状态，不接收主锁存器输出的m1、m1r，而是保存上一个CK下降沿采样到的m1、m1r；在CK为高电平期间，cn1、cn2为低电平、c1、c2为高电平，主锁存器处于保存状态，保存前一个CK上升沿采样到的D、D1并输出与D、D1同相的，从锁存器开启并接收主锁存器的输出m1、m1r，并对m1、m1r进行缓冲处理并输出与m1、m1r同相的s1、s1r。在任意时刻输出缓冲电路都要接收从锁存器的输出s1、s1r，对s1、s1r缓冲并输出与s1、s1r反相的QN以及与s1、s1r同相的Q。

当SN为高电平、SE为高电平时，本发明抗单粒子翻转和单粒子瞬态的可置位扫描结构D触发器处于扫描状态，即时钟电路接收CK，对CK进行缓冲后分别产生与CK反相的cn1、cn2和与CK同相的c1、c2，并且把cn1、cn2和c1、c2传入到主锁存器和从锁存器。在CK为低电平期间，cn1、cn2为高电平，c1、c2为低电平，主锁存器开启，接收SI并对其进行缓冲处理后输出与SI同相的m1、m1r，从锁存器处于保存状态，不接收主锁存器输出的m1、m1r而是保存上一个CK下降沿采样到的m1、m1r；在CK为高电平期间，cn1、cn2为低电平、c1、c2为高电平，主锁存器处于保存状态，保存前一个CK上升沿采样到的SI并输出与SI同相的m1、m1r，从锁存器开启并接收主锁存器的输出m1、m1r，对m1、m1r进行缓冲处理并输出与m1、m1r同相的s1、s1r。在任意时刻输出缓冲电路都要接收从锁存器的输出s1、s1r，对s1、s1r缓冲并输出与s1、s1r反相的QN以及与s1、s1r同相的Q。

扫描控制缓冲电路将输入信号进行缓冲处理后输出与SE反相的SEN，并将其送入主锁存器，进行扫描行为的控制。

置位缓冲电路将输入信号进行延迟后通过双模冗余的C²MOS结构滤除SN中可能带有的单粒子瞬态脉冲，并将输出的与SN同相的SN01和SN02送入主锁存器和从锁存器，进行置位行为的控制。

采用本发明可以达到以下技术效果：

本发明抗单粒子翻转和抗单粒子瞬态可置位的扫描结构D触发器的抗单粒子翻转和抗单粒子瞬态能力优于传统未加固可置位的扫描结构D触发器、时间采样加固可置位的扫描结构D触发器和传统双模冗余加固可置位的扫描结构D触发器。本发明对传统未加固可置位的扫描结构D触发器结构进行改造，对主锁存器和从锁存器均进行了双模冗余加固，并针对主锁存器和从锁存器中C²MOS电路进行了改进，即分离互为冗余的C²MOS电路中的上拉PMOS管和下拉NMOS管，提高了本发明抗单粒子翻转的能力。在时钟电路里和主锁存器前加入缓冲电路，使本发明在持续时间较长的单粒子瞬态脉冲下不发生错误；通过精心设计双模冗余通路，切断从锁存器中可能由单粒子瞬态脉冲导致的正反馈回路，进一步增加了抗单粒子瞬态的能力。本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器适合用于抗单粒子翻转和抗单粒子瞬态加固集成电路的标准单元库，应用于航空、航天等领域。

附图说明

图1为申请号为201110323794.1的抗单粒子翻转可置位的扫描结构D触发器总体逻辑结构示意图

图2为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器总体逻辑结构示意图。

图3为本发明抗单粒子翻转和单粒子瞬态可置位的的扫描结构D触发器中时钟电路结构示意图。

图4为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器中缓冲电路结构示意图。

图5为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器中扫描控制缓冲电路结构示意图。

图6为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器中置位缓冲电路结构示意图。

图7为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器中主锁存器结构示意图。

图8为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器中从锁存器结构示意图。

图9为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器中第一输出缓冲电路结构示意图。

图10为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器中第二输出缓冲电路结构示意图。

具体实施方式

图2为本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器逻辑结构示意图。本发明由时钟电路（如图3所示）、缓冲电路（如图4所示）、扫描控制缓冲电路（如图5所示）、置位缓冲电路（如图6所示）、主锁存器（如图7所示）、从锁存器（如图8所示）、第一输出缓冲电路（如图9所示）和第二缓冲电路（图10所示）组成。本发明抗单粒子翻转和抗单粒子瞬态可置位的扫描结构D触发器有五个输入端和两个输出端。四个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE、扫描数据输入端SI和置位信号输入端SN；输出端分别是Q和QN。时钟电路接收CK，对CK进行缓冲处理后分别输出c1、c2和cn1、cn2。缓冲电路接收D，对D进行缓冲处理后分别输出D1。扫描控制缓冲电路接收SE，对SE进行缓冲处理后分别输出SEN。置位缓冲电路接收SN，对SN进行缓冲处理后输出SN01、SN02。主锁存器接收D、D1、SI、SE、SEN、c1、c2、cn1、cn2、SN01、SN02，主锁存器在SE，SEN，c1，c2，cn1，cn2，SN01，SN02的控制下对D、D1或SI进行锁存等处理后输出m1、m1r。从锁存器接收m1、m1r以及c1、c2、cn1、cn2、SN01、SN02，从锁存器在c1、c2、cn1、cn2、SN01、SN02的控制下对m1、m1r进行锁存等处理后分别输出s1、s1r。输出缓冲电路接收s1、s1r，对其进行缓冲处理后输出Q和QN。SN为高电平、SE为低电平时，本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器处于正常工作状态；SN为高电平、SE为高电平时，本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器处于扫描工作状态；SN为低电平时，本发明抗单粒子翻转和单粒子瞬态可置位的扫描结构D触发器进入置位状态。

如图3所示，时钟电路有一个输入端和四个输出端，输入端为CK，输出端为c1、c2、cn1、cn2。时钟电路由十二个PMOS和十四个NMOS组成。第五十三PMOS管的栅极Pg53连接CK，漏极Pd53连接第五十三NMOS管的漏极Nd53；第五十四PMOS管的栅极Pg54连接第五十三PMOS管的漏极Pd53，漏极Pd54连接第五十四NMOS管的漏极Nd54，源极Ps54连接电源VDD；第五十五PMOS管的栅极Pg55连接第五十四PMOS管的漏极Pd54，漏极Pd55连接第五十五NMOS管的漏极Nd55，源极Ps55连接电源VDD；第五十六PMOS管的栅极Pg56连接第五十五PMOS管的漏极Pd55，漏极Pd56连接第五十六NMOS管的漏极Nd56，源极Ps56连接电源VDD；第五十七PMOS管的栅极Pg57连接CK，漏极Pd57连接第五十八PMOS管的源极Ps58，源极Ps57连接VDD；第五十八PMOS管的栅极Pg58连接第五十六PMOS管的漏极Pd56，漏极Pd58连接第五十七NMOS管的漏极Nd57，并作为时钟电路的一个输出端cn1，源极Ps58连接Pd57；第五十九PMOS管的栅极Pg59连接CK，漏极Pd59连接第六十PMOS管的源极Ps60，源极Ps59连接VDD；第六十PMOS管的栅极Pg60连接第五十六PMOS管的漏极Pd56，漏极Pd60连接第五十九NMOS管的漏极Nd59并作为时钟电路的一个输出端cn2，源极Ps60连接Pd59；第六十一PMOS管的栅极Pg61作为时钟电路的一个输出端c1，漏极Pd61连接第五十八PMOS管的漏极Pd58，并连接输出端cn1，源极Ps61连接VDD；第六十二PMOS管的栅极Pg62连接第六十二NMOS管的栅极Ng62并作为时钟电路的一个输出端c2，漏极Pd62连接第六十二NMOS管的漏极Nd62并作为时钟电路的一个输出端cn2，源极Ps62连接VDD；第六十三PMOS管的栅极Pg63连接输出端cn1，漏极Pd63连接输出端c1，源极Ps63连接VDD；第六十四PMOS管的栅极Pg64连接输出端cn2，漏极Pd64连接输出端c2，源极Ps64连接VDD；第五十三NMOS管的栅极Ng53连接CK，漏极Nd53连接第五十三PMOS管的漏极Pd53；第五十四NMOS管的栅极Ng54连接第五十三NMOS管的漏极Nd53，漏极Nd54连接第五十四PMOS管的漏极Pd54，源极Ns54连接VSS；第五十五NMOS管的栅极Ng55连接第五十四NMOS管的漏极Nd54，漏极Nd55连接第五十五PMOS管的漏极Pd55，源极Ns55连接VSS；第五十六NMOS管的栅极Ng56连接第五十五NMOS管的漏极Nd55，漏极Nd56连接第五十六PMOS管的漏极Pd56，源极Ns56连接VSS；第五十七NMOS管的栅极Ng57连接第五十六NMOS管的漏极Nd56，源极Ns57连接第五十八NMOS管的漏极Nd58，漏极连接cn1；第五十八NMOS管的栅极Ng58连接CK，漏极Nd58连接第五十七NMOS管的源极Nd57，源极Ns58连接VSS；第五十九NMOS管的栅极Ng59连接第五十六NMOS管的漏极Nd56，源极Ns59连接第六十NMOS管的漏极Nd60，漏极连接cn2；第六十NMOS管的栅极Ng60连接CK，漏极Nd60连接第五十九NMOS管的源极Nd59，源极Ns60连接VSS；第六十一NMOS管的栅极Ng61连接输出端c1，漏极Nd61连接输出端cn2，源极Ns61连接第六十五NMOS管的漏极Nd65；第六十二NMOS管的栅极Ng62连接输出端c2，漏极Nd62连接输出端cn2，源极Ns62连接第六十六NMOS管的漏极Nd66；第六十三NMOS管的栅极Ng63连接输出端cn1，漏极Nd63连接输出端c1，源极Ns63连接VSS；第六十四NMOS管的栅极Ng64连接输出端cn2，漏极Nd64连接输出端c2，源极Ns64连接VSS；第六十五NMOS管的漏极Nd65连接第六十一NMOS管的源极Ns61，栅极Ng65连接输出端c1，源极Ns65连接VSS；第六十六NMOS管的漏极Nd66连接第六十二NMOS管的源极Ns62，栅极Ng66连接输出端c1，源极Ns66连接VSS。

如图4所示，缓冲电路有一个输入端和一个输出端，输入端为D，输出端为D1。缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第一PMOS管的栅极Pg1连接输入D并和第一NMOS管的栅极Ng1连接，漏极Pd1连接第一NMOS管的漏极Ng1，源极Ps1连接VDD；第二PMOS管的栅极Pg2连接第一PMOS管的漏极Pd1，漏极Pd2连接第二NMOS管的漏极Nd2，源极Ps2连接VDD；第三PMOS管的栅极Pg3连接第二PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD；第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连接VDD；第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD；第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD；第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD；第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD；第一NMOS管的栅极Ng1连接Pg1，漏极Nd1连接Pd1，源极Ns1连接VSS;第二NMOS管的栅极Ng2连接第一NMOS管的漏极Nd1，漏极Nd2连接Pd2，源极Ns2连接VSS；第三NMOS管的栅极Ng3连接第二NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS；第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS；第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd4，漏极Nd5连接Pd5，源极Ns5连接VSS；第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd6，源极Ns6连接VSS；第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS；第八NMOS管的栅极Ng8连接第七NMOS管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS。

如图5所示，扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE，输出端为SEN。扫描控制缓冲电路由第三十九PMOS管和第三十九NMOS管组成。第三十九PMOS管的衬底和源极Ps39均连接电源VDD，第三十九NMOS管的衬底和源极Ns39均接地VSS。第三十九PMOS管的栅极Pg39连接SE，漏极Pd39连接第三十九NMOS管的漏极Nd39，并作为扫描控制电路的输出端SEN；第三十九NMOS管的栅极Ng39连接SE，漏极Nd39连接Pd39。

如图6所示，置位缓冲电路有一个输入端和两个输出端，输入端为SN，输出端是SN01，SN02。置位缓冲电路由十个NMOS管和十个PMOS管组成，置位缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第四十一PMOS管的栅极Pg41连接SN，漏极Pd41连接第四十一NMOS管的漏极Nd41，源极Ps41连接电源VDD；第四十二PMOS管的栅极Pg42连接第四十一PMOS管的漏极Pd41，漏极Pd42连接第四十二NMOS管的漏极Nd42，源极Ps42连接电源VDD；第四十三PMOS管的栅极Pg43连接第四十二PMOS管的漏极Pd42，漏极Pd43连接第四十三NMOS管的漏极Nd43，源极Ps43连接电源VDD；第四十四PMOS管的栅极Pg44连接第四十三PMOS管的漏极Pd43，漏极Pd44连接第四十四NMOS管的漏极Nd44，源极Ps44连接电源VDD；第四十五PMOS管的栅极Pg45连接SN，漏极Pd45连接第四十六PMOS管的源极Ps46，源极Ps45连接VDD；第四十六PMOS管的栅极Pg46连接第四十四PMOS管的漏极Pd44，漏极Pd46连接第四十五NMOS管的漏极Nd45；第四十七PMOS管的栅极Pg47连接SN，漏极Pd47连接第四十八PMOS管的源极Ps48，源极Ps47连接VDD；第四十八PMOS管的栅极Pg48连接第四十四PMOS管的漏极Pd44，漏极Pd48连接第四十七NMOS管的漏极Nd47，源极Ps48连接第四十七PMOS管的漏极Pd47；第四十九PMOS管的栅极Pg49连接第四十六PMOS管的漏极Pd46，源极Ps49连接电源VDD，漏极Pd49连接第四十九NMOS管的漏极Nd49并作为置位缓冲电路的一个输出端SN01；第五十PMOS管的栅极Pg50连接第四十八PMOS管的漏极Pd48，源极Ps50连接电源VDD，漏极Pd50连接第五十NMOS管的漏极Nd50并作为置位缓冲电路的另一个输出端SN02；第四十一NMOS管的栅极Ng41连接SN，漏极Nd41连接第四十一PMOS管的漏极Pd41，源极Ns41连接VSS；第四十二NMOS管的栅极Ng42连接第四十一NMOS管的漏极Nd41，漏极Nd42连接第四十二PMOS管的漏极Pd42，源极Ns42连接VSS；第四十三NMOS管的栅极Ng43连接第四十二NMOS管的漏极Nd42，漏极Nd43连接第四十三PMOS管的漏极Pd43，源极Ns43连接VSS；第四十四NMOS管的栅极Ng44连接第四十三NMOS管的漏极Nd43，漏极Nd44连接第四十四PMOS管的漏极Pd44，源极Ns44连接VSS；第四十五NMOS管的栅极Ng45连接第四十四NMOS管的漏极Nd44，源极Ns45连接第四十六NMOS管的漏极Nd46，漏极Nd45连接第四十九NMOS管栅极Ng49；第四十六NMOS管的栅极Ng46连接SN，漏极Nd46连接第四十五NMOS管的源极Nd45，源极Ns46连接VSS；第四十七NMOS管的栅极Ng47连接第四十四NMOS管的漏极Nd44，源极Ns47连接第四十八NMOS管的漏极Nd48，漏极Nd47连接第五十NMOS管栅极Ng50；第四十八NMOS管的栅极Ng48连接SN，漏极Nd48连接第四十七NMOS管的源极Nd47，源极Ns48连接VSS。第四十九NMOS管的栅极Ng49连接第四十五NMOS管的漏极Nd45，源极Ns49连接地VSS，漏极Nd49连接第四十九PMOS管的漏极Pd49并连接输出端SN01；第五十NMOS管的栅极Ng50连接第四十七NMOS管漏极Nd47，漏极Nd50连接第五十PMOS管的漏极Nd50并连接输出端SN02，源极Ns50连接VSS。

如图7所示，主锁存器有十一个输入端和两个输出端，输入端为D，D1，SI，SE，SEN，SN01，SN02，c1，c2，cn1，cn2；输出端为m1，m1r。主锁存器由十八个PMOS管和十八个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极Ps10，源极Ps9连接电源VDD；第十PMOS管的栅极Pg10连接SEN，漏极Pd10连接第十三PMOS管的源极Ps13，源极Ps10连接Pd9；第十一PMOS管的栅极Pg11连接SE，漏极Pd11连接第十二PMOS管的源极Ps12，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接D，漏极Pd12连接Ps13，源极Ps12连接Pd11；第十三PMOS管的栅极Pg8连接c1，漏极Pd13连接第九NMOS管的漏极Nd9，源极Ps13连接Pd10；第十四PMOS管的栅极Pg14连接SI，漏极Pd14连接第十五PMOS管的源极Ps15，源极Ps14连接电源VDD；第十五PMOS管的栅极Pg15连接SEN，漏极Pd15连接第十八PMOS管的源极Ps18，源极Ps15连接Pd14；第十六PMOS管的栅极Pg16连接SE，漏极Pd16连接第十七PMOS管的源极Ps17，源极Ps16连接电源VDD；第十七PMOS管的栅极Pg17连接D1，漏极Pd17连接第十八PMOS管的源极Ps18，源极Ps17连接Pd16；第十八PMOS管的栅极Pg18连接c2，漏极Pd18连接第十四NMOS管的漏极Nd14，源极Ps18连接Pd15；第十九PMOS管的栅极Pg19连接第十三PMOS管的漏极Pd13，漏极Pd19连接第十九NMOS管的漏极Nd19，并作为主锁存器的一个输出端m1，源极Ps19连接电源VDD；第二十PMOS管的栅极Pg20连接SN01，漏极Pd20连接第十九NMOS管的漏极Nd19，并连接输出端m1，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接第十八PMOS管的漏极Pd18，漏极Pd21连接第二十一NMOS管的漏极Nd21，并作为主锁存器的一个输出端m1r，源极Ps21连接电源VDD；第二十二PMOS管的栅极Pg22连接SN02，漏极Pd22连接第二十一NMOS管的漏极Nd21，并连接输出端m1r，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接Pd22，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD；第二十四PMOS管的栅极Pg24连接cn1，漏极Pd24连接第二十三NMOS管的漏极Nd23，源极Ps24连接Pd23；第二十五PMOS管的栅极Pg25连接Pd20，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD；第二十六PMOS管的栅极Pg26连接cn2，漏极Pd26连接第二十五NMOS管的漏极Nd25并和Pd18相连，源极Ps26连接Pd25；第九NMOS管的栅极Ng9连接cn1，漏极Nd9连接Pd13，源极Ns9连接第十NMOS管的漏极Nd10；第十NMOS管的栅极Ng10连接SE，漏极Nd10连接Ns9，源极Ns10连接第十一NMOS管的漏极Nd11；第十一NMOS管的栅极Ng11连接SI，漏极Nd11连接Ns10，源极Ns11接地VSS；第十二NMOS管的栅极Ng12连接D，漏极Nd12连接Ns9，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接SEN，漏极Nd13连接Ns12，源极Ns13接地VSS；第十四NMOS管的栅极Ng14连接cn2，漏极Nd14连接Pd18，源极Ns14连接第十五NMOS管的漏极Nd15；第十五NMOS管的栅极Ng15连接SE，漏极Nd15连接Ns14，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接SI，漏极Nd16连接Ns15，源极Ns16接地VSS；第十七NMOS管的栅极Ng17连接D1，漏极Nd17连接Ns14，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接SEN，漏极Nd18连接Ns17，源极Ns18接地VSS；第十九NMOS管的栅极Ng19连接Pd18，漏极Nd19连接Pd20，源极Ns19接第二十NMOS管漏极Nd20；第二十NMOS管的栅极Ng20连接SN02，漏极Nd20连接Ns19，源极Ns20接地VSS；第二十一NMOS管的栅极Ng21连接Pd18，漏极Nd21连接Pd22，源极Ns21接第二十二NMOS管的漏极Nd22；第二十二NMOS管的栅极Ng22连接SN01，漏极Nd22连接Ns21，源极Ns22接地VSS；第二十三NMOS管的栅极Ng23连接c1，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24；第二十四NMOS管的栅极Ng24连接Pd20，漏极Nd24连接Ns23，源极Ns24接地VSS；第二十五NMOS管的栅极Ng25连接c2，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26；第二十六NMOS管的栅极Ng26连接Pd22，漏极Nd26连接Ns25，源极Ns26接地VSS。第九PMOS管、第十PMOS管、第十一PMOS管以及第十NMOS管、第十一NMOS管、第十三NMOS管组成主锁存器中的扫描结构。第二十PMOS管以及第二十NMOS管组成主锁存器中的置位结构。

如图8所示，从锁存器有八个输入端和两个输出端，输入端为SN01，SN02，c1，c2，cn1，cn2，m1，m1r；输出端为s1，s1r。从锁存器由十二个PMOS管和十二个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第二十七PMOS管的栅极Pg27连接m1r，漏极Pd27连接第二十八PMOS管的源极Ps28，源极Ps27连接电源VDD；第二十八PMOS管的栅极Pg28连接cn1，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27；第二十九PMOS管的栅极Pg29连接m1，漏极Pd29连接第三十PMOS管的源极Ps30，源极Ps29连接电源VDD；第三十PMOS管的栅极Pg30连接cn2，漏极Pd30连接第二十九NMOS管的漏极Nd29，源极Ps30连接Pd29；第三十一PMOS管的栅极Pg31连接第二十八PMOS管的漏极Pd28，漏极Pd31连接第三十一NMOS管的漏极Nd31并作为从锁存器的一个输出端s1，源极Ps31连接电源VDD；第三十二PMOS管的栅极Pg32连接SN01，漏极Pd32连接第三十一NMOS管的漏极Nd31，并连接输出端s1，源极Ps32连接电源VDD；第三十三PMOS管的栅极Pg33连接第三十PMOS管的漏极Pd30，漏极Pd33连接第三十三NMOS管的漏极Nd33，并作为从锁存器的一个输出端s1r，源极Ps33连接电源VDD；第三十四PMOS管的栅极Pg34连接SN02，漏极Pd34连接第三十三NMOS管的漏极Nd33，并连接输出端s1r，源极Ps34连接电源VDD；第三十五PMOS管的栅极Pg35连接Pd34，漏极Pd35连接第三十六PMOS管的源极Ps36，源极Ps35连接电源VDD；第三十六PMOS管的栅极Pg36连接cn1，漏极Pd36连接第三十五NMOS管的漏极Nd35，源极Ps36连接Pd35；第三十七PMOS管的栅极Pg37连接Pd32，漏极Pd37连接第三十八PMOS管的源极Ps38，源极Ps37连接电源VDD；第三十八PMOS管的栅极Pg38连接cn2，漏极Pd38连接第三十七NMOS管的漏极Nd37，源极Ps38连接Pd37；第二十七NMOS管的栅极Ng27连接c，漏极Nd27连接Pd28，源极Ns27连接第二十八NMOS管的漏极Nd28；第二十八NMOS管的栅极Ng28连接m1，漏极Nd28连接Ns27，源极Ns28接地VSS；第二十九NMOS管的栅极Ng29连接c2，漏极Nd29连接Pd30，源极Ns29连接第三十NMOS管的漏极Nd30；第三十NMOS管的栅极Ng30连接m1r，漏极Nd30连接Ns29，源极Ns30接地VSS；第三十一NMOS管的栅极Ng31连接Pd30，漏极Nd31连接Pd32，源极Ns31连接第三十二NMOS管的漏极Nd32；第三十二NMOS管的栅极Ng32连接SN02，漏极Nd32连接Ns31，源极Ns32接地VSS；第三十三NMOS管的栅极Ng33连接Pd28，漏极Nd33连接Pd34，源极Ns33接第三十四NMOS管的漏极Nd34；第三十四NMOS管的栅极Ng34连接SN01，漏极Nd34连接Ns33，源极Ns34接地VSS；第三十五NMOS管的栅极Ng35连接c1，漏极Nd35连接Pd36，源极Ns35连接第三十六NMOS管的漏极Nd36；第三十六NMOS管的栅极Ng36连接Pd32，漏极Nd36连接Ns35，源极Ns36接地VSS；第三十七NMOS管的栅极Ng37连接c2，漏极Nd37连接Pd38，源极Ns37连接第三十八NMOS管的漏极Nd38；第三十八NMOS管的栅极Ng38连接Pd34，漏极Nd38连接Ns37，源极Ns38接地VSS。第三十二PMOS管以及第三十二NMOS管组成从锁存器中的置位结构。

如图9所示，第一输出缓冲电路有两个输入端和一个输出端，输入端连接s1和s1r，输出端为Q。输出缓冲电路由两个PMOS管和两个NMOS管组成。输出缓冲电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第五十一PMOS管的栅极Pg51接输入端s1r，漏极Pd51连接第五十一NMOS管的漏极Nd51，源极Ps51接电源VDD；第五十二PMOS管的栅极Pg52接Pd51，漏极Pd52连接第五十二NMOS管的漏极Nd52，并作为输出缓冲电路的输出Q；源极Ps52接电源VDD；第五十一NMOS管的栅极Ng51接输入端s1，漏极Nd51连接Pd51，源极Ns51接地VSS；第五十二NMOS管的栅极Ng52接Nd51，漏极Nd52连接Pd52，源极Ns52接地VSS。

如图10所示，第二输出缓冲电路有两个输入端和一个输出端，输入端连接s1和s1r，输出端为QN。输出缓冲电路由一个PMOS管和一个NMOS管组成。PMOS管的衬底连接电源VDD，NMOS管的衬底接地VSS。第四十PMOS管的栅极Pg40接输入端s1，漏极Pd40连接第四十NMOS管的漏极Nd40，并作为缓冲电路的输出端QN，源极Ps40接电源VDD；第四十NMOS管的栅极Ng40接输入端s1r，漏极Nd40连接Pd40，并连接输出端QN，源极Ns40接地VSS；

北京原子能研究院H-13串列加速器可以产生LET值分别为2.88MeV·cm²/mg、8.62MeV·cm²/mg、12.6MeV·cm²/mg和17.0MeV·cm²/mg的四种地面重离子辐照测试环境。将处于正常工作状态的传统未加固的可置位扫描结构D触发器、传统双模冗余加固的可置位扫描结构D触发器、时间采样加固的可置位扫描结构D触发器、申请号为201110323794.1的中国专利提出的抗单粒子翻转的可置位扫描结构D触发器和本发明抗单粒子翻转和单粒子瞬态的可置位扫描结构D触发器分别连接相同的1000级反向器链的输出端并以40MHz的时钟频率工作，1000级反向器链的输入端连接低电平。将上述电路置于北京原子能研究院H-13串列加速器产生的LET值分别为2.88MeV·cm²/mg、8.62MeV·cm²/mg、12.6MeV·cm²/mg和21.3MeV·cm²/mg的地面重离子辐照测试环境中，统计各LET的重离子辐照过程中各可置位扫描结构D触发器发生错误输出的次数。每种LET的重离子辐照总注量为10⁷ion/cm²。表1为使用北京原子能研究院H-13串列加速器进行的地面重粒子辐照测试得到的传统未加固的可置位扫描结构D触发器、传统双模冗余加固的可置位扫描结构D触发器、时间采样加固的可置位扫描结构D触发器、申请号为201110323794.1的中国专利提出的抗单粒子翻转的可置位扫描结构D触发器和本发明抗单粒子翻转和单粒子瞬态的可置位扫描结构D触发器在LET值分别为2.88MeV·cm²/mg、8.62MeV·cm²/mg、12.6MeV·cm²/mg和21.3MeV·cm²/mg的地面重离子辐照过程中发生错误输出的次数。每种LET的重离子辐照总注量为10⁷ion/cm²。从表1的统计可以看出，本发明的抗单粒子翻转和单粒子瞬态能力优于传统未加固的可置位扫描结构D触发器、时间采样加固的可置位扫描结构D触发器、申请号为201110323794.1的中国专利提出的抗单粒子翻转的可置位扫描结构D触发器和传统双模冗余加固的可置位扫描结构D触发器，适合用于抗单粒子翻转和单粒子瞬态加固集成电路的标准单元库，应用于航空、航天等领域。

表1

Claims (1)

1.抗单粒子翻转和单粒子瞬态的可置位的扫描结构D触发器，包括时钟电路、扫描控制缓冲电路、主锁存器、从锁存器、输出缓冲电路，其特征在于抗单粒子翻转和单粒子瞬态的可置位的扫描结构D触发器还包括缓冲电路、置位缓冲电路，输出缓冲电路有2个；主锁存器和从锁存器均为冗余加固的锁存器；主锁存器和从锁存器前后串联，并均与时钟电路、置位缓冲电路连接；主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与第一输出缓冲电路、第二输出缓冲电路相连；有五个输入端和两个输出端；五个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE、扫描数据输入端SI和置位信号输入端SN；输出端是Q和QN；

所述时钟电路时钟电路有一个输入端和四个输出端，输入端为CK，输出端为c1、c2、cn1、cn2；时钟电路由十二个PMOS和十四个NMOS组成；第五十三PMOS管的栅极Pg53连接CK，漏极Pd53连接第五十三NMOS管的漏极Nd53；第五十四PMOS管的栅极Pg54连接第五十三PMOS管的漏极Pd53，漏极Pd54连接第五十四NMOS管的漏极Nd54，源极Ps54连接电源VDD；第五十五PMOS管的栅极Pg55连接第五十四PMOS管的漏极Pd54，漏极Pd55连接第五十五NMOS管的漏极Nd55，源极Ps55连接电源VDD；第五十六PMOS管的栅极Pg56连接第五十五PMOS管的漏极Pd55，漏极Pd56连接第五十六NMOS管的漏极Nd56，源极Ps56连接电源VDD；第五十七PMOS管的栅极Pg57连接CK，漏极Pd57连接第五十八PMOS管的源极Ps58，源极Ps57连接VDD；第五十八PMOS管的栅极Pg58连接第五十六PMOS管的漏极Pd56，漏极Pd58连接第五十七NMOS管的漏极Nd57，并作为时钟电路的一个输出端cn1，源极Ps58连接Pd57；第五十九PMOS管的栅极Pg59连接CK，漏极Pd59连接第六十PMOS管的源极Ps60，源极Ps59连接VDD；第六十PMOS管的栅极Pg60连接第五十六PMOS管的漏极Pd56，漏极Pd60连接第五十九NMOS管的漏极Nd59并作为时钟电路的一个输出端cn2，源极Ps60连接Pd59；第六十一PMOS管的栅极Pg61作为时钟电路的一个输出端c1，漏极Pd61连接第五十八PMOS管的漏极Pd58，并连接输出端cn1，源极Ps61连接VDD；第六十二PMOS管的栅极Pg62连接第六十二NMOS管的栅极Ng62并作为时钟电路的一个输出端c2，漏极Pd62连接第六十二NMOS管的漏极Nd62并作为时钟电路的一个输出端cn2，源极Ps62连接VDD；第六十三PMOS管的栅极Pg63连接输出端cn1，漏极Pd63连接输出端c1，源极Ps63连接VDD；第六十四PMOS管的栅极Pg64连接输出端cn2，漏极Pd64连接输出端c2，源极Ps64连接VDD；第五十三NMOS管的栅极Ng53连接CK，漏极Nd53连接第五十三PMOS管的漏极Pd53；第五十四NMOS管的栅极Ng54连接第五十三NMOS管的漏极Nd53，漏极Nd54连接第五十四PMOS管的漏极Pd54，源极Ns54连接VSS；第五十五NMOS管的栅极Ng55连接第五十四NMOS管的漏极Nd54，漏极Nd55连接第五十五PMOS管的漏极Pd55，源极Ns55连接VSS；第五十六NMOS管的栅极Ng56连接第五十五NMOS管的漏极Nd55，漏极Nd56连接第五十六PMOS管的漏极Pd56，源极Ns56连接VSS；第五十七NMOS管的栅极Ng57连接第五十六NMOS管的漏极Nd56，源极Ns57连接第五十八NMOS管的漏极Nd58，漏极连接cn1；第五十八NMOS管的栅极Ng58连接CK，漏极Nd58连接第五十七NMOS管的源极Nd57，源极Ns58连接VSS；第五十九NMOS管的栅极Ng59连接第五十六NMOS管的漏极Nd56，源极Ns59连接第六十NMOS管的漏极Nd60，漏极连接cn2；第六十NMOS管的栅极Ng60连接CK，漏极Nd60连接第五十九NMOS管的源极Nd59，源极Ns60连接VSS；第六十一NMOS管的栅极Ng61连接输出端c1，漏极Nd61连接输出端cn2，源极Ns61连接第六十五NMOS管的漏极Nd65；第六十二NMOS管的栅极Ng62连接输出端c2，漏极Nd62连接输出端cn2，源极Ns62连接第六十六NMOS管的漏极Nd66；第六十三NMOS管的栅极Ng63连接输出端cn1，漏极Nd63连接输出端c1，源极Ns63连接VSS；第六十四NMOS管的栅极Ng64连接输出端cn2，漏极Nd64连接输出端c2，源极Ns64连接VSS；第六十五NMOS管的漏极Nd65连接第六十一NMOS管的源极Ns61，栅极Ng65连接输出端c1，源极Ns65连接VSS；第六十六NMOS管的漏极Nd66连接第六十二NMOS管的源极Ns62，栅极Ng66连接输出端c1，源极Ns66连接VSS；

所述缓冲电路有一个输入端和一个输出端，输入端为D，输出端为D1；缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第一PMOS管的栅极Pg1连接输入D并和第一NMOS管的栅极Ng1连接，漏极Pd1连接第一NMOS管的漏极Ng1，源极Ps1连接VDD；第二PMOS管的栅极Pg2连接第一PMOS管的漏极Pd1，漏极Pd2连接第二NMOS管的漏极Nd2，源极Ps2连接VDD；第三PMOS管的栅极Pg3连接第二PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD；第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连接VDD；第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD；第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD；第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD；第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD；第一NMOS管的栅极Ng1连接Pg1，漏极Nd1连接Pd1，源极Ns1连接VSS；第二NMOS管的栅极Ng2连接第一NMOS管的漏极Nd1，漏极Nd2连接Pd2，源极Ns2连接VSS；第三NMOS管的栅极Ng3连接第二NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS；第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS；第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd4，漏极Nd5连接Pd5，源极Ns5连接VSS；第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd6，源极Ns6连接VSS；第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS；第八NMOS管的栅极Ng8连接第七NMOS管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS；

所述扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE，输出端为SEN；扫描控制缓冲电路由第三十九PMOS管和第三十九NMOS管组成；第三十九PMOS管的衬底和源极Ps39均连接电源VDD，第三十九NMOS管的衬底和源极Ns39均接地VSS；第三十九PMOS管的栅极Pg39连接SE，漏极Pd39连接第三十九NMOS管的漏极Nd39，并作为扫描控制电路的输出端SEN；第三十九NMOS管的栅极Ng39连接SE，漏极Nd39连接Pd39；

所述置位缓冲电路有一个输入端和两个输出端，输入端为SN，输出端是SN01，SN02；置位缓冲电路由十个NMOS管和十个PMOS管组成，置位缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第四十一PMOS管的栅极Pg41连接SN，漏极Pd41连接第四十一NMOS管的漏极Nd41，源极Ps41连接电源VDD；第四十二PMOS管的栅极Pg42连接第四十一PMOS管的漏极Pd41，漏极Pd42连接第四十二NMOS管的漏极Nd42，源极Ps42连接电源VDD；第四十三PMOS管的栅极Pg43连接第四十二PMOS管的漏极Pd42，漏极Pd43连接第四十三NMOS管的漏极Nd43，源极Ps43连接电源VDD；第四十四PMOS管的栅极Pg44连接第四十三PMOS管的漏极Pd43，漏极Pd44连接第四十四NMOS管的漏极Nd44，源极Ps44连接电源VDD；第四十五PMOS管的栅极Pg45连接SN，漏极Pd45连接第四十六PMOS管的源极Ps46，源极Ps45连接VDD；第四十六PMOS管的栅极Pg46连接第四十四PMOS管的漏极Pd44，漏极Pd46连接第四十五NMOS管的漏极Nd45；第四十七PMOS管的栅极Pg47连接SN，漏极Pd47连接第四十八PMOS管的源极Ps48，源极Ps47连接VDD；第四十八PMOS管的栅极Pg48连接第四十四PMOS管的漏极Pd44，漏极Pd48连接第四十七NMOS管的漏极Nd47，源极Ps48连接第四十七PMOS管的漏极Pd47；第四十九PMOS管的栅极Pg49连接第四十六PMOS管的漏极Pd46，源极Ps49连接电源VDD，漏极Pd49连接第四十九NMOS管的漏极Nd49并作为置位缓冲电路的一个输出端SN01；第五十PMOS管的栅极Pg50连接第四十八PMOS管的漏极Pd48，源极Ps50连接电源VDD，漏极Pd50连接第五十NMOS管的漏极Nd50并作为置位缓冲电路的另一个输出端SN02；第四十一NMOS管的栅极Ng41连接SN，漏极Nd41连接第四十一PMOS管的漏极Pd41，源极Ns41连接VSS；第四十二NMOS管的栅极Ng42连接第四十一NMOS管的漏极Nd41，漏极Nd42连接第四十二PMOS管的漏极Pd42，源极Ns42连接VSS；第四十三NMOS管的栅极Ng43连接第四十二NMOS管的漏极Nd42，漏极Nd43连接第四十三PMOS管的漏极Pd43，源极Ns43连接VSS；第四十四NMOS管的栅极Ng44连接第四十三NMOS管的漏极Nd43，漏极Nd44连接第四十四PMOS管的漏极Pd44，源极Ns44连接VSS；第四十五NMOS管的栅极Ng45连接第四十四NMOS管的漏极Nd44，源极Ns45连接第四十六NMOS管的漏极Nd46，漏极Nd45连接第四十九NMOS管栅极Ng49；第四十六NMOS管的栅极Ng46连接SN，漏极Nd46连接第四十五NMOS管的源极Nd45，源极Ns46连接VSS；第四十七NMOS管的栅极Ng47连接第四十四NMOS管的漏极Nd44，源极Ns47连接第四十八NMOS管的漏极Nd48，漏极Nd47连接第五十NMOS管栅极Ng50；第四十八NMOS管的栅极Ng48连接SN，漏极Nd48连接第四十七NMOS管的源极Nd47，源极Ns48连接VSS；第四十九NMOS管的栅极Ng49连接第四十五NMOS管的漏极Nd45，源极Ns49连接地VSS，漏极Nd49连接第四十九PMOS管的漏极Pd49并连接输出端SN01；第五十NMOS管的栅极Ng50连接第四十七NMOS管漏极Nd47，漏极Nd50连接第五十PMOS管的漏极Nd50并连接输出端SN02，源极Ns50连接VSS；

所述主锁存器有十一个输入端和两个输出端，输入端为D，D1，SI，SE，SEN，SN01，SN02，c1，c2，cn1，cn2；输出端为m1，m1r；主锁存器由十八个PMOS管和十八个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极Ps10，源极Ps9连接电源VDD；第十PMOS管的栅极Pg10连接SEN，漏极Pd10连接第十三PMOS管的源极Ps13，源极Ps10连接Pd9；第十一PMOS管的栅极Pg11连接SE，漏极Pd11连接第十二PMOS管的源极Ps12，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接D，漏极Pd12连接Ps13，源极Ps12连接Pd11；第十三PMOS管的栅极Pg8连接c1，漏极Pd13连接第九NMOS管的漏极Nd9，源极Ps13连接Pd10；第十四PMOS管的栅极Pg14连接SI，漏极Pd14连接第十五PMOS管的源极Ps15，源极Ps14连接电源VDD；第十五PMOS管的栅极Pg15连接SEN，漏极Pd15连接第十八PMOS管的源极Ps18，源极Ps15连接Pd14；第十六PMOS管的栅极Pg16连接SE，漏极Pd16连接第十七PMOS管的源极Ps17，源极Ps16连接电源VDD；第十七PMOS管的栅极Pg17连接D1，漏极Pd17连接第十八PMOS管的源极Ps18，源极Ps17连接Pd16；第十八PMOS管的栅极Pg18连接c2，漏极Pd18连接第十四NMOS管的漏极Nd14，源极Ps18连接Pd15；第十九PMOS管的栅极Pg19连接第十三PMOS管的漏极Pd13，漏极Pd19连接第十九NMOS管的漏极Nd19，并作为主锁存器的一个输出端m1，源极Ps19连接电源VDD；第二十PMOS管的栅极Pg20连接SN01，漏极Pd20连接第十九NMOS管的漏极Nd19，并连接输出端m1，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接第十八PMOS管的漏极Pd18，漏极Pd21连接第二十一NMOS管的漏极Nd21，并作为主锁存器的一个输出端m1r，源极Ps21连接电源VDD；第二十二PMOS管的栅极Pg22连接SN02，漏极Pd22连接第二十一NMOS管的漏极Nd21，并连接输出端m1r，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接Pd22，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD；第二十四PMOS管的栅极Pg24连接cn1，漏极Pd24连接第二十三NMOS管的漏极Nd23，源极Ps24连接Pd23；第二十五PMOS管的栅极Pg25连接Pd20，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD；第二十六PMOS管的栅极Pg26连接cn2，漏极Pd26连接第二十五NMOS管的漏极Nd25并和Pd18相连，源极Ps26连接Pd25；第九NMOS管的栅极Ng9连接cn1，漏极Nd9连接Pd13，源极Ns9连接第十NMOS管的漏极Nd10；第十NMOS管的栅极Ng10连接SE，漏极Nd10连接Ns9，源极Ns10连接第十一NMOS管的漏极Nd11；第十一NMOS管的栅极Ng11连接SI，漏极Nd11连接Ns10，源极Ns11接地VSS；第十二NMOS管的栅极Ng12连接D，漏极Nd12连接Ns9，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接SEN，漏极Nd13连接Ns12，源极Ns13接地VSS；第十四NMOS管的栅极Ng14连接cn2，漏极Nd14连接Pd18，源极Ns14连接第十五NMOS管的漏极Nd15；第十五NMOS管的栅极Ng15连接SE，漏极Nd15连接Ns14，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接SI，漏极Nd16连接Ns15，源极Ns16接地VSS；第十七NMOS管的栅极Ng17连接D1，漏极Nd17连接Ns14，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接SEN，漏极Nd18连接Ns17，源极Ns18接地VSS；第十九NMOS管的栅极Ng19连接Pd18，漏极Nd19连接Pd20，源极Ns19接第二十NMOS管漏极Nd20；第二十NMOS管的栅极Ng20连接SN02，漏极Nd20连接Ns19，源极Ns20接地VSS；第二十一NMOS管的栅极Ng21连接Pd18，漏极Nd21连接Pd22，源极Ns21接第二十二NMOS管的漏极Nd22；第二十二NMOS管的栅极Ng22连接SN01，漏极Nd22连接Ns21，源极Ns22接地VSS；第二十三NMOS管的栅极Ng23连接c1，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24；第二十四NMOS管的栅极Ng24连接Pd20，漏极Nd24连接Ns23，源极Ns24接地VSS；第二十五NMOS管的栅极Ng25连接c2，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26；第二十六NMOS管的栅极Ng26连接Pd22，漏极Nd26连接Ns25，源极Ns26接地VSS；第九PMOS管、第十PMOS管、第十一PMOS管以及第十NMOS管、第十一NMOS管、第十三NMOS管组成主锁存器中的扫描结构；第二十PMOS管以及第二十NMOS管组成主锁存器中的置位结构；

所述从锁存器有八个输入端和两个输出端，输入端为SN01，SN02，c1，c2，cn1，cn2，m1，m1r；输出端为s1，s1r；从锁存器由十二个PMOS管和十二个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第二十七PMOS管的栅极Pg27连接m1r，漏极Pd27连接第二十八PMOS管的源极Ps28，源极Ps27连接电源VDD；第二十八PMOS管的栅极Pg28连接cn1，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27；第二十九PMOS管的栅极Pg29连接m1，漏极Pd29连接第三十PMOS管的源极Ps30，源极Ps29连接电源VDD；第三十PMOS管的栅极Pg30连接cn2，漏极Pd30连接第二十九NMOS管的漏极Nd29，源极Ps30连接Pd29；第三十一PMOS管的栅极Pg31连接第二十八PMOS管的漏极Pd28，漏极Pd31连接第三十一NMOS管的漏极Nd31并作为从锁存器的一个输出端s1，源极Ps31连接电源VDD；第三十二PMOS管的栅极Pg32连接SN01，漏极Pd32连接第三十一NMOS管的漏极Nd31，并连接输出端s1，源极Ps32连接电源VDD；第三十三PMOS管的栅极Pg33连接第三十PMOS管的漏极Pd30，漏极Pd33连接第三十三NMOS管的漏极Nd33，并作为从锁存器的一个输出端s1r，源极Ps33连接电源VDD；第三十四PMOS管的栅极Pg34连接SN02，漏极Pd34连接第三十三NMOS管的漏极Nd33，并连接输出端s1r，源极Ps34连接电源VDD；第三十五PMOS管的栅极Pg35连接Pd34，漏极Pd35连接第三十六PMOS管的源极Ps36，源极Ps35连接电源VDD；第三十六PMOS管的栅极Pg36连接cn1，漏极Pd36连接第三十五NMOS管的漏极Nd35，源极Ps36连接Pd35；第三十七PMOS管的栅极Pg37连接Pd32，漏极Pd37连接第三十八PMOS管的源极Ps38，源极Ps37连接电源VDD；第三十八PMOS管的栅极Pg38连接cn2，漏极Pd38连接第三十七NMOS管的漏极Nd37，源极Ps38连接Pd37；第二十七NMOS管的栅极Ng27连接c，漏极Nd27连接Pd28，源极Ns27连接第二十八NMOS管的漏极Nd28；第二十八NMOS管的栅极Ng28连接m1，漏极Nd28连接Ns27，源极Ns28接地VSS；第二十九NMOS管的栅极Ng29连接c2，漏极Nd29连接Pd30，源极Ns29连接第三十NMOS管的漏极Nd30；第三十NMOS管的栅极Ng30连接m1r，漏极Nd30连接Ns29，源极Ns30接地VSS；第三十一NMOS管的栅极Ng31连接Pd30，漏极Nd31连接Pd32，源极Ns31连接第三十二NMOS管的漏极Nd32；第三十二NMOS管的栅极Ng32连接SN02，漏极Nd32连接Ns31，源极Ns32接地VSS；第三十三NMOS管的栅极Ng33连接Pd28，漏极Nd33连接Pd34，源极Ns33接第三十四NMOS管的漏极Nd34；第三十四NMOS管的栅极Ng34连接SN01，漏极Nd34连接Ns33，源极Ns34接地VSS；第三十五NMOS管的栅极Ng35连接c1，漏极Nd35连接Pd36，源极Ns35连接第三十六NMOS管的漏极Nd36；第三十六NMOS管的栅极Ng36连接Pd32，漏极Nd36连接Ns35，源极Ns36接地VSS；第三十七NMOS管的栅极Ng37连接c2，漏极Nd37连接Pd38，源极Ns37连接第三十八NMOS管的漏极Nd38；第三十八NMOS管的栅极Ng38连接Pd34，漏极Nd38连接Ns37，源极Ns38接地VSS；第三十二PMOS管以及第三十二NMOS管组成从锁存器中的置位结构；

所述第一输出缓冲电路有两个输入端和一个输出端，输入端连接s1和s1r，输出端为Q；输出缓冲电路由两个PMOS管和两个NMOS管组成；输出缓冲电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第五十一PMOS管的栅极Pg51接输入端s1r，漏极Pd51连接第五十一NMOS管的漏极Nd51，源极Ps51接电源VDD；第五十二PMOS管的栅极Pg52接Pd51，漏极Pd52连接第五十二NMOS管的漏极Nd52，并作为输出缓冲电路的输出Q；源极Ps52接电源VDD；第五十一NMOS管的栅极Ng51接输入端s1，漏极Nd51连接Pd51，源极Ns51接地VSS；第五十二NMOS管的栅极Ng52接Nd51，漏极Nd52连接Pd52，源极Ns52接地VSS；

所述第二输出缓冲电路有两个输入端和一个输出端，输入端连接s1和s1r，输出端为QN；输出缓冲电路由一个PMOS管和一个NMOS管组成；PMOS管的衬底连接电源VDD，NMOS管的衬底接地VSS；第四十PMOS管的栅极Pg40接输入端s1，漏极Pd40连接第四十NMOS管的漏极Nd40，并作为缓冲电路的输出端QN，源极Ps40接电源VDD；第四十NMOS管的栅极Ng40接输入端s1r，漏极Nd40连接Pd40，并连接输出端QN，源极Ns40接地VSS。