CN103795384B - 开关电路封装模块 - Google Patents

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Abstract

一种开关电路封装模块，其包含半导体开关单元以及电容单元。所述半导体开关单元包含多个子开关微器件。所述电容单元分布于所述半导体开关单元的周围或层迭于所述半导体开关单元的表面，使得所述电容单元与所述子开关微器件间的换流回路的阻抗彼此接近或相同。

Description

开关电路封装模块
技术领域
本发明内容是有关于一种开关电路，且特别是有关于一种开关电路的封装模块结构。
背景技术
近年来，由于工业电子产品和一般电子产品均被要求于运作时须有较低的功率损耗，因此电子产品中的开关电路在工作时如何变得更有效率，以致于减少电子产品的损耗，便成为一项重要的课题。
在开关电路中，当不同开关交替工作时，开关切换的过程会使得储存在换流回路上寄生电感中的能量消耗在线路上，且因开关电路通常具有较高的开关频率，故会带来较大的开关损耗。此外，若开关电路是以芯片的形式来制作的话，则因开关电路具有较高的电流谐波，故会导致芯片上电流分布不均匀，带来额外的芯片损耗。由于较大的回路寄生电感往往导致开关电路的效率并不理想，所以通常会于开关电路中附加电容，藉以缩小等效电感并降低损耗。
传统降低开关电路损耗的方法有许多种，但是在高频工作条件下，传统的方法仍会产生因开关电路具有较高的电流谐波而导致芯片上的电流明显分布不均匀的问题，以及在开关瞬态因为电流分布不均而导致芯片的利用率过低等问题。
发明内容
本发明内容是关于一种开关电路封装模块，藉以降低开关电路损耗，并改善芯片上的电流明显分布不均匀的问题，同时改善因为电流分布不均而导致芯片的利用率过低的情形。
本发明内容的一方面系关于一种开关电路封装模块，其包含至少一第一半导体开关单元以及至少一第一电容单元。所述第一半导体开关单元包含复数个子开关微器件。所述电容单元分布于所述第一半导体开关单元的周围，使得所述第一电容单元与所述子开关微器件间任两对称的换流回路的阻抗接近或相同。
在本发明一实施例中，开关电路封装模块更包含一第二半导体开关单元，所述第一半导体开关单元和第二半导体开关单元层迭封装。
在本发明另一实施例中，所述第一半导体开关单元和第二半导体开关单元各自具有源极、漏极和栅极，所述第一半导体开关单元的漏极与所述第二半导体开关单元的源极电性连接。
在本发明又一实施例中，所述第一电容单元设有两电极，所述第一电容单元的两电极分别与所述第一半导体开关单元的源极和所述第二半导体开关单元的漏极电性连接。
在本发明次一实施例中，开关电路封装模块更包含一中间导电层、一第一导电层以及一第二导电层。所述中间导电层层迭于所述第一半导体开关单元和所述第二半导体开关单元中间。所述第一半导体开关单元以及所述第一电容单元均层迭于所述第一导电层上而与所述第一导电层电性接触。所述第二导电层层迭于所述第二半导体开关单元以及所述第一电容单元上而与所述第二半导体开关单元及所述第一电容单元作电性接触。
在本发明再一实施例中，开关电路封装模块更包含至少一第二电容单元。所述第一电容单元和第二电容单元对称分布于所述层迭的第一半导体开关单元和第二半导体开关单元的两侧。
在本发明又另一实施例中，所述第一电容单元具有两电极，所述第一电容单元的两电极的排列方向与所述第一半导体开关单元和第二半导体开关单元层迭的方向一致或者垂直。
在本发明另一实施例中，所述第一电容单元更层迭于所述第一半导体开关单元与所述第二半导体开关单元形成的层迭封装结构。
在本发明再一实施例中，开关电路封装模块可更包含一驱动电路单元，其配置于所述第一半导体开关单元与所述第二半导体开关单元形成的层迭封装结构的一侧，并电性连接于所述第一半导体开关单元和所述第二半导体开关单元。
在本发明次一实施例中，所述第一电容单元包含复数个电容器，所述电容器与所述子开关微器件间形成所述换流回路，且所述电容器与所述子开关微器件间任两对称的换流回路的阻抗接近或相同。
本发明内容的另一方面系关于一种开关电路封装模块，其包含至少一半导体开关单元以及至少一电容单元。所述半导体开关单元包含复数个子开关微器件。所述电容单元层迭于所述半导体开关单元的表面，使得所述电容单元与所述子开关微器件间多个换流回路的阻抗彼此接近或相同。
在本发明一实施例中，所述半导体开关单元集成有一第一半导体开关器件以及一第二半导体开关器件。
在本发明另一实施例中，所述第一半导体开关器件以及所述第二半导体开关器件各自具有源极、漏极和栅极，所述第一半导体开关器件的源极与所述第二半导体开关器件的漏极集成于一源漏共接电极，所述半导体开关单元的表面配置有所述源漏共接电极、n个所述第一半导体开关器件的漏极和n个所述第二半导体开关器件的源极，n个所述第一半导体开关器件的漏极和n个所述第二半导体开关器件的源极交替排列，n为大于或等于1的自然数。
在本发明又一实施例中，n个所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极在所述半导体开关单元表面交错排列。
在本发明次一实施例中，所述第一半导体开关器件以及所述第二半导体开关器件各自具有源极、漏极和栅极，所述第一半导体开关器件的n个漏极和n个源极以及所述第二半导体开关器件的n个漏极和n个源极呈矩阵型配置于所述半导体开关单元的表面，所述第一半导体开关器件或所述第二半导体开关器件的漏极和源极在一第一数组方向上交错排列，且所述第一半导体开关器件的漏极或源极与所述第二半导体开关器件的漏极或源极在一第二数组方向上并列，n为大于或等于1的自然数。
在本发明再一实施例中，所述电容单元包含一电容数组，所述电容数组包含呈数组型式配置的复数个电容器，所述电容器层迭于所述半导体开关单元的表面，所述电容器的两极分别连接离所述电容器最近的一个所述第一半导体开关器件的漏极和一个所述第二半导体开关器件的源极。
在本发明又另一实施例中，所述电容单元包含复数个电容器，所述电容器各自横跨地层迭于所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极上。
在本发明再次一实施例中，开关电路封装模块更包含复数个输入端电极，相应所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极层迭于所述电容单元上。
在本发明又一实施例中，所述第一半导体开关器件以及所述第二半导体开关器件的栅极均配置于所述半导体开关单元的表面。
在本发明再一实施例中，开关电路封装模块更包含一驱动电路单元，其配置于所述半导体开关单元外，或与所述半导体开关单元集成，并与所述第一半导体开关器件及所述第二半导体开关器件的栅极电性连接。
在本发明再另一实施例中，开关电路封装模块更包含至少一电感单元，其与所述输入端电极层迭于所述电容单元的同一面，或是在所述驱动电路单元与所述半导体开关单元集成的情况下与所述电容单元分别配置于所述半导体开关单元的相对两面。
在本发明又再一实施例中，开关电路封装模块更包含一印刷电路板以及至少一电感单元。所述半导体开关单元以及所述电容单元均埋设于所述印刷电路板中。所述电感单元，集成于所述印刷电路板上靠近所述半导体开关单元的一面。
在本发明另再一实施例中，开关电路封装模块更包含一印刷电路板、复数个输入端电极以及至少一电感单元。所述半导体开关单元配置于所述印刷电路板上，所述电容单元埋设于所述印刷电路板中并透过通孔与所述半导体开关单元电性连接。所述输入端电极埋设于所述印刷电路板中，并供与外部功率输入连接。所述电感单元埋设于所述印刷电路板中，或是配置于所述印刷电路板与另一印刷电路板中间。
本发明内容的次一方面系关于一种制作开关电路封装模块的方法，其包含：集成一第一半导体开关器件以及一第二半导体开关器件于一半导体开关单元，其中所述半导体开关单元包含复数个子开关微器件；以及配置至少一电容单元于所述半导体开关单元的表面，使得所述电容单元与所述子开关微器件间多个换流回路的阻抗彼此接近或相同。
在本发明一实施例中，集成所述第一半导体开关器件和所述第二半导体开关器件的步骤更包含：集成所述第一半导体开关器件的源极与所述第二半导体开关器件的漏极于一源漏共接电极，并交替排列n个所述第一半导体开关器件的漏极和n个所述第二半导体开关器件的源极。
在本发明另一实施例中，集成所述第一半导体开关器件和所述第二半导体开关器件的步骤更包含：以矩阵型式形成所述第一半导体开关器件的n个漏极和n个源极以及所述第二半导体开关器件的n个漏极和n个源极于所述半导体开关单元的表面。
在本发明次一实施例中，集成所述电容单元于所述半导体开关单元的表面的步骤更包含：以数组型式各自层迭所述电容单元中的复数个电容器于所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极上。
本发明内容的次一方面系关于一种变换器电路，其包含如前述的开关电路封装模块以及外置电容，其中外置电容电性连接所述开关电路封装模块。本发明内容旨在提供本揭示内容的简化摘要，以使阅读者对本揭示内容具备基本的理解。此发明内容并非本揭示内容的完整概述，且其用意并非在指出本发明实施例的重要(或关键)组件或界定本发明的范围。
附图说明
图1A系绘示具多个开关并联的开关等效电路的示意图。
图1B系绘示具寄生组件的开关等效电路的示意图。
图1C系依照本发明实施例绘示一种开关电路的示意图。
图2A系依照本发明第一实施例绘示一种开关电路封装模块的剖面示意图。
图2B系依照本发明实施例绘示如图2A所示开关电路封装模块的俯视示意图。
图2C系依照本发明实施例绘示一种如图2A所示开关电路封装模块中换流回路的示意图。
图2D依照本发明实施例绘示一种如图2A所示开关电路封装模块的开关等效电路的示意图。
图3A绘示采用本发明实施例与现有技术的开关电路封装模块其回路电感与频率间的关系曲线比较图。
图3B绘示采用本发明实施例与现有技术的开关电路封装模块其回路导通电阻与频率间的关系曲线比较图。
图3C绘示一种变换电路的示意图。
图3D绘示包含开关电路封装模块及外置电容的等效电路示意图。
图3E绘示开关频率和脉冲电流振荡频率的变化示意图。
图3F绘示一种频域分析结果的变化示意图。
图3G绘示的包含开关电路封装模块而无外置电容的等效电路示意图。
图3H绘示另一种频域分析结果的变化示意图。
图4A系依照本发明第二实施例绘示一种开关电路封装模块的俯视示意图。
图4B系依照本发明第三实施例绘示一种开关电路封装模块的俯视示意图。
图4C系依照本发明第四实施例绘示一种开关电路封装模块的俯视示意图。
图5A系依照本发明第五实施例绘示一种开关电路封装模块的剖面示意图。
图5B系依照本发明第六实施例绘示一种开关电路封装模块的剖面示意图。
图5C系依照本发明第七实施例绘示一种开关电路封装模块的剖面示意图。
图6系依照本发明第八实施例绘示一种开关电路封装模块的俯视示意图。
图7A系绘示一种具矩阵型引脚结构的开关电路封装结构的示意图。
图7B系绘示一种具交错型引脚结构的开关电路封装结构的示意图。
图8A系依照本发明第九实施例绘示一种具交错型引脚结构的开关电路封装模块的剖面示意图。
图8B系依照本发明实施例绘示一种如图8A所示具交错型引脚结构的开关电路封装模块的俯视示意图。
图9A系依照本发明实施例绘示一种数组式电容的示意图。
图9B系依照本发明实施例绘示如图9A所示数组式电容的侧视图。
图9C系依照本发明实施例绘示一种如图9A所示数组式电容中金属层排列及端子引出的内部结构示意图。
图9D系依照本发明另一实施例绘示一种如图9A所示数组式电容中金属层排列及端子引出的内部结构示意图。
图10系依照本发明实施例绘示一种如图8A所示的开关电路封装模块的等效电路示意图。
图11系依据本发明实施例绘示一种子开关电路的大小与损耗间的相对关系示意图。
图12系依照本发明第十实施例绘示一种开关电路封装模块的示意图。
图13A系依照本发明第十一实施例绘示一种开关电路封装模块的示意图。
图13B系绘示如图13A所示开关电路封装模块经倒置后的简化侧视示意图。
图14系依照本发明第十二实施例绘示一种开关电路封装模块的示意图。
图15系依照本发明第十三实施例绘示一种开关电路封装模块的示意图。
图16系绘示一种将组件埋设于印刷电路板中的结构示意图。
图17系依照本发明第十四实施例绘示一种开关电路封装模块的示意图。
图18系依照本发明第十五实施例绘示一种开关电路封装模块的示意图。
图19系依照本发明第十六实施例绘示一种开关电路封装模块的示意图。
图20系绘示一种同步降压电路的示意图。
具体实施方式
下文系举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由组件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。
关于本文中所使用的『约』、『大约』或『大致』一般通常系指数值的误差或范围于百分之二十以内，较好地是于百分之十以内，而更佳地则是于百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，例如可如『约』、『大约』或『大致』所表示的误差或范围，或其它近似值。
另外，关于本文中所使用的『耦接』或『连接』，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。
一般而言，在半导体芯片中，可依据导电的路径将单颗半导体开关芯片分解为多个甚至上百万个晶胞(每个晶胞或多个相邻的晶胞可以视为一个子开关微器件)，其中从芯片的晶胞微结构角度分析的扫描式电子显微(SEM)图可知，对垂直型金属氧化物半导体场效晶体管(MOSFET)而言，MOSFET的晶胞垂直分布，且晶胞与晶胞之间透过反偏PN结(PN接面；PN junction)或绝缘层隔离。其它可制作成半导体芯片的相关组件，例如绝缘闸极双极晶体管(IGBT)、闸极截止闸流体(GTO)、接面场效晶体管(JFET)、…等，也具有类似的结构。
上述半导体晶胞只是半导体芯片的一部分，为了使芯片内各晶胞能够顺利连接，晶胞表面附着一层微米(um)级的金属互联层，且附着在芯片表面的金属层厚度约为4.6um(此厚度会依不同芯片而有些许差异)，同时为了能够使表面金属层与打线、焊料等结合，表面金属通常采用铝、铝硅、镍银、镍金、铜、…等金属材料及其合金材料。透过金属层的连接，便可将所述多个晶胞并联组成一个MOSFET半导体芯片，且此MOSFET半导体芯片于操作时可以视为多个子开关微器件并联的等效电路(如图1A所示多个子开关微器件S1_1、S2_1、…、Sn_1彼此并联的等效电路)。
上述半导体芯片及其金属布线层、打线、焊料、电容、基板的金属布线，可组成基本开关电路。相较于图1A，图1B所示的等效电路可更包括电容C以及电感Ld1～Ld(n-1)、Ls1～Ls(n-1)，其中电容C并联于前述等效电路，Ld1～Ld(n-1)是芯片上表面金属布线层、焊料及金属导电片的寄生电感，Ls1～Ls(n-1)是芯片下表面金属布线层、焊料及金属基板的寄生电感，而Ld和Ls是芯片与电容C之间金属导体的寄生电感。换言之，如每个芯片由多个晶胞并联而成，并同时考虑各通路的寄生电感的话，则前述MOSFET半导体芯片可以视为如图1B所示具寄生组件的等效电路。
由图1B所示等效电路可以看出，远离电容C的左侧MOSFET晶胞与电容C形成的换流路径上的寄生阻抗，其相较于离电容C较近的右侧MOSFET晶胞与电容C形成的换流路径上的寄生阻抗更大，因此于芯片内晶胞并联导通的状况下，左侧晶胞的电流密度会小于右侧晶胞的电流密度。
芯片表面金属阻抗导致电流分布不均匀，显然会造成MOSFET的导通电阻Rds,on增加，带来更多的导通损耗。由于存在感性阻抗，因此频率越高，阻抗就越大，电流分布也就更不均匀。特别是在开关时刻，由于速度极快，相当于工作频率极高，电流分布非常不均，此时只有部分MOSFET晶胞能参与动作，所以会降低MOSFET的开关速度，导致更多的开关损耗。
综上所述，从封装的角度考虑影响开关电路效率的主要因素至少有以下三种：(A)换流回路的寄生电感；(B)导通过程MOSFET晶胞的电流分布，在此可用一个可以量化的概念去定义晶胞内的电流分布密度，即导通过程的导通电阻Rds,on；以及(C)开关过程受到晶胞表面寄生电感等因素影响，使得实际参与开关动作的晶胞数量减小，在此可用MOSFET半导体芯片的利用率来定义实际参与开关动作的MOSFET晶胞数量。
是故，为使回路电感减小，解决半导体开关晶胞电流不均匀的问题，并提升开关过程半导体芯片的利用率，进而使开关电路整体的效率优化，下列方式中任一者或其组合可于开关电路封装模块制作时使用：
1).换流回路的半导体之间距离尽量缩小，或者采用单片集成技术，将换流回路的半导体晶胞按照矩阵分布集成在半导体芯片内；
2).电容与半导体之间的距离尽量缩小，较佳地，两者可以集成在同一封装结构中；
3).组件采用金属基板连接，而不采用打线(wire bonding)连接；
4).选用尺寸较小的多个芯片并联，或者采用单片(monolithic)集成技术，将半导体分为多个并联的半导体晶胞组，而各晶胞组的引脚分别引出；或者，选用尺寸较小的多颗电容并联，并将多颗电容均匀分布于芯片四周或表面，使各并联晶胞与电容组成的换流回路路径基本上一致。
5).栅极地线与回路路径上最大的晶胞连接，或者采用分离的栅极信号驱动各并联的晶胞；
6).模块内集成电容值的选取，应避免在开关电路工作时电容本身与外部线路发生谐振。
下述本发明的实施例主要是提供一种开关电路与电容集成(integration)的封装模块，藉此降低开关电路在操作时的损耗，并使其上的电流分布均匀，以提升开关的利用率，改善开关电路的效率。
图1C系依照本发明实施例绘示一种开关电路的示意图。如图1C所示，开关电路100包含两开关S1、S2，且开关S1、S2由驱动器所控制而相应地切换，以进行一开关过程。具体而言，当开关S1导通时，电流经开关S1流往输出电感LO和输出电容CO；接着，当开关S1关闭时，开关S1的跨压(如：源漏极电压)上升，开关S2的跨压(如：源漏极电压)下降，此时流经开关S1的电流转换为流向开关S2。然后，开关S2导通时，电流经开关S2流往输出电感LO和输出电容CO；接着，当开关S2关闭且开关S1开通时，开关S2的跨压上升，开关S1的跨压下降，此时流经开关S2的电流转换为流向开关S1。
前述开关电路100工作在开关状态时，电流会在电容Cin与开关S1、S2所组成的支路路径间作切换，其中如图1C所示，电流是由相应于开关S2的支路转换至电容Cin与开关S1组成的支路，且这两条支路路径所构成的回路即为换流回路110。
图2A系依照本发明第一实施例绘示一种开关电路封装模块的剖面示意图。图2B系依照本发明实施例绘示如图2A所示开关电路封装模块的俯视示意图。如图2A和图2B所示，开关电路封装模块200包含第一半导体开关单元212以及电容单元(如：包括多个电容器220)。第一半导体开关单元212包含复数个子开关微器件(类似前述，第一半导体开关单元212包含多个晶胞，每个晶胞或多个相邻的晶胞可以等效为一个子开关微器件)。电容单元(如：包括多个电容器220)分布于第一半导体开关单元212的周围(例如：两侧)，使得电容单元与前述子开关微器件间任两对称的换流回路的阻抗接近或相同。
举例来说，图2C系依照本发明实施例绘示一种如图2A所示开关电路封装模块中换流回路的示意图，如图2C所示，电容器220分布于第一半导体开关单元212的两侧，且两侧的电容器220与第一半导体开关单元212中的子开关微器件间形成对称的换流回路I1和In、I2和I(n-1)、…等，且任两对称的换流回路的阻抗接近或相同。
此外，开关电路封装模块200更可包含第二半导体开关单元214，且第一半导体开关单元212可与第二半导体开关单元214层迭封装而形成层迭的开关结构210，其中电容单元可分布于开关结构210的周围(例如：两侧)。
实作上，第一半导体开关单元212可为一下桥臂半导体开关芯片，第二半导体开关单元214可为一上桥臂半导体开关芯片。此外，前述电容器220中每一者均可为一独立封装电容组件，或者前述电容器220可均封装于一电容组件中，亦即以一个具较大电容量的电容组件来实现。
其次，若是将第一半导体开关单元212和第二半导体开关单元214按照晶胞结构分解，则开关电路封装模块200可等效为如图2D所示的开关等效电路。具体而言，根据芯片内集成的晶胞个数及封装的结构，相应于左右两侧的电容器220，可以芯片内的上百万个半导体晶胞分为左右两个晶胞组，左右两部份可各自为一个完整的开关电路，且各完整开关电路中包含多个子上桥臂半导体开关(如：S1_1、S2_1、…)以及多个子下桥臂半导体开关(如：S1_2、S2_2、…)。如此一来，当左右两部份的半导体晶胞在栅极信号驱动下同时工作时，换流回路则可缩短为原先换流回路的1/2。
在一实施例中，第一半导体开关单元212和第二半导体开关单元214各自具有源极、漏极和栅极，且第一半导体开关单元212的漏极与第二半导体开关单元214的源极电性连接。举例来说，第一半导体开关单元212的漏极与第二半导体开关单元214的源极电性连接，其连接关系可如图2D所示子下桥臂半导体开关(如：S1_2、S2_2、…)的漏极与子上桥臂半导体开关(如：S1_1、S2_1、…)的源极电性连接。
实作上，第一半导体开关单元212和第二半导体开关单元214均可各自以具垂直结构的金氧半场效晶体管(MOSFET)芯片来实现，其中具垂直结构的MOSFET芯片具有功率电极(即漏极drain和源极source)和控制电极(栅极gate)，漏极和栅极配置于芯片的正面，源极配置于芯片的背面。此外，开关电路封装模块200可以引线框架(lead frame)为载板，并采用方形扁平无引脚(QFN)封装形式来实现。其次，前述电容器220可为多个并联的两端子电容器，也可以是单个多端子电容器。
在另一实施例中，前述电容单元(或其中的电容器220)可设有两电极，且此两电极分别与第一半导体开关单元212的源极以及第二半导体开关单元214的漏极电性连接。具体来说，如图2A所示，电容器220可设有两电容电极222和224，其中电极222与第一半导体开关单元212的源极电性连接(例如两者透过导电层216电性连接)，而电极224与第二半导体开关单元214的漏极电性连接(例如两者透过导电层217电性连接)。
其次，前述电容单元(或其中的电容器220)的两电极的排列方向与第一半导体开关单元212和第二半导体开关单元214层迭的方向可以一致或者垂直。举例来说，如图2A所示，电容器220的两电极222和224的排列方向，主要是与第一半导体开关单元212和第二半导体开关单元214层迭的方向一致，然而电容器220也可以水平配置，使得两电极222和224的排列方向可与第一半导体开关单元212和第二半导体开关单元214层迭的方向垂直。
此外，开关电路封装模块200更可包含中间导电层215、第一导电层216以及第二导电层217。中间导电层215层迭于第一半导体开关单元212和第二半导体开关单元214中间。第一半导体开关单元212以及前述电容单元(包括电容器220)均层迭于第一导电层216上，而与第一导电层216作电性接触。第二导电层217层迭于第二半导体开关单元214以及前述电容单元(包括电容器220)上，而与第二半导体开关单元214及前述电容单元(包括电容器220)作电性接触。
于操作上，如图2C所示，换流回路电流I1、I2、…、I(n-1)、In分别由两侧的电容器220，流经第二导电层217、第二半导体开关单元214、中间导电层215、第一半导体开关单元212以及第一导电层216，回到电容器220。
在一实施例中，中间导电层215可作为一开关点端子，第一导电层216可作为一负输入端子并以引线框架来实现，第二导电层217可作为一正输入端子，且此正输入端子可引出至引线框架上以供与外部电路连接。在另一实施例中，前述电容单元(包括电容器220)可直接透过导体(如：铜片)焊接于第一导电层216和第二导电层217间。
另一方面，前述电容单元所包含的电容器220可对称分布于层迭的第一半导体开关单元212和第二半导体开关单元214的两侧。例如，于图2B中，开关电路封装模块200的左右两侧分别配置电容器220彼此对称分布。
再者，开关电路封装模块200更可包含驱动连接线230，驱动连接线230透过焊线(wire bonding)方式经由前述电容单元连接第二半导体开关单元214与第一导电层216(如图2A所示)。在一实施例中，驱动连接线230可配置于第二半导体开关单元214的中央，远离电容输入端。实作上，驱动连接线230可透过焊线连接至引线框架上所对应的引脚。需说明的是，上述仅为简略示意，实际上开关电路封装模块200亦包括另一驱动连接线与第一半导体开关单元212连接，且驱动连接线的具体连接方式可参照图6。
图3A绘示采用本发明实施例与现有技术的开关电路封装模块其回路电感与频率间的关系曲线比较图。由图3A可知，采用本发明实施例所述的开关电路封装模块，其回路电感相较于现有技术而言可降低大约40％。图3B绘示采用本发明实施例与现有技术的开关电路封装模块其回路导通电阻与频率间的关系曲线比较图。由图3B可知，采用本发明实施例所述的开关电路封装模块，其回路导通电阻相较于现有技术而言可变得更小。
综上所述，图2A和图2B所示的开关电路封装模块200，主要有以下特点：
1).半导体开关芯片采用堆栈的方式，可减小半导体开关芯片间的距离；
2).电容不需导线连接(wireless)，可直接透过导体(如：铜片)与半导体开关芯片焊接，藉此减小半导体开关与电容间的距离；
3).电容焊接于半导体开关芯片的两侧，方便增加并联的电容数量，以增加换流回路的数目，减小半导体开关与电容间电流流经的距离；
4).开关电路上的电流分布均匀，使开关的利用率得以有效地提升；以及
5).驱动连接线可配置于半导体开关芯片的中央，远离电容输入端，以增加半导体开关的驱动速度。
另一方面，于输入电容集成至开关电路封装模块内部的情形下，当外部寄生电感与集成电容形成的回路loop2的谐振频率，其与开关电路封装模块中回路loop1的脉冲电流中幅值较大的频段接近时，电路会发生谐振，因此需要根据寄生组件的参数选取合适的电容值。
图3C绘示一种变换电路的示意图，其中变换电路300包含开关电路封装模块310(图3C所示为其等效电路)以及外置电容Cin，其中外置电容Cin电性连接开关电路封装模块310，且开关电路封装模块310中集成有开关S1、S2和集成电容Cp，而开关S1、S2分别连接半导体芯片的寄生电容Cds1、Cds2。当开关电路封装模块310内部的集成电容Cp的电容值较小时，则需要在开关电路封装模块310的外部配置外置电容Cin。
以图3C所示的电路连接方式而言，于半导体芯片操作产生脉冲电流和电压跳变，且半导体芯片等效为脉冲电流源的情形下，便可以得出如图3D所示的开关电路封装模块及外置电容的等效电路示意图。其次，图3E绘示一种频域分解结果的示意图，如图3E所示，对脉冲电流作傅立叶(Fourier)分解，便可以发现在开关频率fs和开关开通(或关断)时刻，脉冲电流突变和振荡所形成的频率fring附近，脉冲电流会有较大的幅值。
由于外置电容Cin与内部集成电容Cp间有较大的寄生电感，容易产生谐振，同时外置电容Cin与输入寄生电感之间也会产生谐振，对等效电路的振荡回路做频域分析，便可得到回路电流与脉冲电流的比值的频域关系，频域分析结果如图3F所示。当Cp＝200nF，且Cin＝60uF时，得到的频域分析结果如曲线CV1和CV2所示；当Cp＝2uF，且Cin＝60uF时，得到的频域分析结果如曲线CV3和CV4所示，其中曲线CV2和CV4大致重迭。
因此，采用外置电容Cin的技术手段，在设计集成电容Cp的电容值时，应当避免脉冲电流在与外置电容Cin相关的回路内产生谐振。所以，外置电容Cin与集成电容Cp所形成回路的谐振频率f1，与开关频率fs及开关开通(或关断)时刻，脉冲电流突变和振荡所形成的频率fring，三者间应该满足下列关系：
fs<<f1<fring
如此一来，既能达成减小图3D所示回路loop1以消减电压尖峰的效果，又不会在loop2形成不需要的振荡。
此外，外置电容Cin与输入电感形成的回路同样需要避免振荡，因此其谐振频率f2也满足下列关系：
f2<<fs
基于上述设计，内置集成电容Cp的主要功能是降低开关过程的回路电感影响，减少开关损耗并降低芯片因为回路电感与芯片自身电容振荡产生的电压尖峰，而为达成这个目标，内置集成电容Cp的电容量也要明显大于芯片的自身电容，以有效降低loop1。
相反地，当开关电路封装模块内部集成电容Cp的电容量较大时，则不需要在模块外部就近外置电容，或者因为交流谐波被足够大的电容过滤至很小，使得外加电容产生谐振的概率降到很低，从而更易使用，其中当不需就近使用外置电容Cin时，便可得到如图3G所示无外置电容的开关电路封装模块的等效电路示意图。
由于内置集成电容Cp与输入寄生电感形成的回路loop2之间产生谐振，对等效电路的振荡回路做频域分析，便可得到回路电流与脉冲电流的比值的频域关系，频域分析结果如图3H所示。当Cp＝5uF时，得到的频域分析结果如曲线CV1所示；当Cp＝50uF时，得到的频域分析结果如曲线CV2所示。
因此，采用内置较大电容的技术手段，在设计集成电容的电容值时，应当使用足够的内置电容量，使内置集成电容与输入寄生电感形成的回路loop2的谐振频率f1满足下列关系：
f1<<fs
图4A系依照本发明第二实施例绘示一种开关电路封装模块的俯视示意图。如图4A所示，开关电路封装模块400包含第一半导体开关单元412、第二半导体开关单元414、中间导电层415、第一导电层416、第二导电层417、驱动连接线430以及电容单元(如：包含复数个电容器420)，且其配置均与图2A及图2B所示的开关电路封装模块200相似，故于此不再赘述。相较于图2B而言，在开关电路封装模块400以芯片型式制作的情形下，芯片可以纵向或横向延长，而电容单元(如：包含电容器420)可沿着开关结构(包含第一半导体开关单元412及第二半导体开关单元414)其延长的一侧相邻开关结构作配置。
图4B系依照本发明第三实施例绘示一种开关电路封装模块的俯视示意图。如图4B所示，于前述开关电路封装模块200或400中，电容单元所包含的电容器可沿着开关结构的第三侧(如图4B所示开关结构的下侧)相邻开关结构作配置，其中开关结构的第三侧不同于开关结构的前述相对两侧。
图4C系依照本发明第四实施例绘示一种开关电路封装模块的俯视示意图。如图4C所示，于前述开关电路封装模块200或400中，电容单元所包含的电容器可进一步沿着开关结构的第四侧相对前述第三侧作配置；亦即，电容器可沿着前述开关电路封装模块200或400的四周对称分布配置。
综上所述，前述电容单元不仅可以配置于开关结构(包含第一半导体开关单元及第二半导体开关单元)的前、后、左、右侧中任意二侧，更可以依据实际需求选择性地配置于其中任意三侧，或甚至配置于开关结构的四周。再者，前述电容单元中可以包含具标准六面体形式的电容器，亦可以采用异形电容器(例如：电容器可具有如L形、口形、…等形状)。其次，于开关电路封装模块以芯片型式制作的情形下，即使该芯片并非长方形，只要于开关结构的侧面配置前述电容单元，便可以使开关电路封装模块具有前述类似的效果。
图5A系依照本发明第五实施例绘示一种开关电路封装模块的剖面示意图。如图5A所示，开关电路封装模块500包含第一半导体开关单元512、第二半导体开关单元514、中间导电层515(例如作为开关点端子)、第一导电层516(例如作为负输入端子)、第二导电层517(例如作为正输入端子)、驱动连接线530以及电容单元(包含至少二电容器520)，其配置及实作方式类似图2A所示的实施例，故于此不再赘述。
相较于图2A而言，本实施例的第一半导体开关单元512为一上桥臂半导体开关芯片，第二半导体开关单元514为一下桥臂半导体开关芯片。实作上，第一半导体开关单元512和第二半导体开关单元514均可各自以具垂直结构的MOSFET芯片来实现，其中第一半导体开关单元512所采用的MOSFET芯片，其栅极(gate)与源极(source)集成于芯片的同一面，而第二半导体开关单元514所采用的MOSFET芯片，其栅极(gate)与漏极(drain)集成于芯片的同一面且其源极(source)位于芯片的相对另一面。其次，可透过引线框架上对应的输出引脚540引出相应的第一半导体开关单元512的驱动连接线。
以图5A所示的实施例而言，应用此开关电路封装模块500，可避免当下桥臂开关采用相对大的芯片而上桥臂开关采用相对小的芯片时，大的下桥臂开关芯片迭加于小的上桥臂开关芯片上方，造成小芯片上的驱动连接线引出困难及制程控制困难等问题。
图5B系依照本发明第六实施例绘示一种开关电路封装模块的剖面示意图。如图5B所示，开关电路封装模块600包含第一半导体开关单元612、第二半导体开关单元614、中间导电层615(例如作为开关点端子)、第一导电层616(例如作为负输入端子)、第二导电层617(例如作为正输入端子)以及电容单元(包含至少二电容器620)，其配置及实作方式类似图5A所示的实施例，故于此不再赘述。
在本实施例中，开关电路封装模块600更包含一驱动引脚650，其中驱动引脚650与中间导电层615并排而介于第一半导体开关单元612和第二半导体开关单元614中间，且与第二半导体开关单元614作电性接触，作为自第二半导体开关单元614引出的驱动线。此外，输出引脚640亦可类似地透过引线框架引出，以作为第一半导体开关单元612的驱动连接线。
在一实施例中，上述控制接脚650可透过经局部蚀刻的引线框架来实现，藉由经局部蚀刻的引线框架来达成必要的绝缘以及与引线框架上对应引脚电性连接的功能。在另一实施例中，控制接脚650亦可不透过局部蚀刻的引线框架来实现，而是透过将第一半导体开关单元612和第二半导体开关单元614作一定位置的偏移来实现。
图5C系依照本发明第七实施例绘示一种开关电路封装模块的剖面示意图。相较于图2A，本实施例的电容单元(如：包含至少二电容器720)更可层迭于第一半导体开关单元712与第二半导体开关单元714形成的层迭封装结构。具体而言，如图5C所示，开关电路封装模块700a可更包含电容连接端子702、704，且电容连接端子702、704配置于第一半导体开关单元712与第二半导体开关单元714层迭的结构的两侧，上方两侧的电容器720则各自与电容连接端子702、704作电性接触而层迭于第一半导体开关单元712与第二半导体开关单元714形成的结构。
其次，电容连接端子702、704可各自连接于电容器720的电极和第一导电层716中间，而电容器720的两电极可分别连接电容连接端子702(或704)以及第二导电层717，使得电容器720可等效地连接于第一导电层716和第二导电层717之间。
图6系依照本发明第八实施例绘示一种开关电路封装模块的俯视示意图。相较于图2B，本实施例的开关电路封装模块700b可更包含一驱动电路单元750，且驱动电路单元750配置于第一半导体开关单元212与第二半导体开关单元214形成的层迭封装结构的一侧，并电性连接于第一半导体开关单元212和第二半导体开关单元214。在本实施例中，驱动电路单元750可电性连接驱动信号输入端子764、765、766，且可透过驱动连接线751、752、753、754分别与第二半导体开关单元214、中间导电层215、第一半导体开关单元212以及第一导电层216电性连接，使得驱动电路单元750可控制第一半导体开关单元212和第二半导体开关单元214。
前述第一半导体开关单元和第二半导体开关单元除了可以具垂直结构的MOSFET芯片来实现外，亦可以具平面结构的单一MOSFET芯片将二者集成在一起，其中栅极(gate)、源极(source)与漏极(drain)是集成于MOSFET芯片的同一面。采用此种单片集成的技术，可以将上、下桥臂的两个半导体开关(MOSFET)集成到同一个芯片中，使得两个半导体开关(MOSFET)间的集成度提高，再透过合理布局芯片的引脚便可以提升***的电气性能。
图7A系绘示一种具矩阵型引脚结构的开关电路封装结构的示意图。如图7A所示，栅极位在图标芯片的左侧，其中栅极G1、S1为下桥臂半导体开关的栅极，栅极G2、S2为上桥臂半导体开关的栅极，而两半导体开关的漏极与源极系以矩阵型式的布局配置在图标芯片的右侧，其中Drain1、Source1分别是下桥臂半导体开关的漏极与源极，Drain2、Source2分别是上桥臂半导体开关的漏极与源极。
图7B系绘示一种具交错型引脚结构的开关电路封装结构的示意图。如图7B所示，栅极同样位在图标芯片的左侧，其中栅极G1、S1为下桥臂半导体开关的栅极，栅极G2、S2为上桥臂半导体开关的栅极，而两半导体开关的漏极与源极系以交错型式的布局配置在图标芯片上的右侧，其中漏极Drain2与源极Source1是以交错型式的布局配置在图标芯片上的右侧，而漏极Drain1与源极Source2集成为同一个引脚。
前述第一半导体开关单元和第二半导体开关单元可依据实际需求，以上述矩阵型式的布局或是交错型式的布局集成到同一个芯片中。下述为清楚说明起见，主要系例示性地以具交错型引脚结构的开关电路封装模块来作说明，但所属技术领域的技术人员仍可以依据上述揭示，在不脱离本发明的精神和范围内，以具矩阵型引脚结构的开关电路封装结构来实现，故不以下述为限。
图8A系依照本发明第九实施例绘示一种具交错型引脚结构的开关电路封装模块的剖面示意图。图8B系依照本发明实施例绘示一种如图8A所示具交错型引脚结构的开关电路封装模块的俯视示意图。如图8A和图8B所示，开关电路封装模块800a包含半导体开关单元810以及电容单元820。类似前述，半导体开关单元810包含复数个子开关微器件(亦即，半导体开关单元810包含多个晶胞，每个晶胞或若干晶胞可以等效为一个子开关微器件)。其次，电容单元820(如：包括多个电容器822)层迭于半导体开关单元810的表面，使得电容单元820与前述子开关微器件间多个换流回路的阻抗彼此接近或相同。
具体来说，如图8A所示，半导体开关单元810可包含一基板812以及复数个开关导电电极(如开关导电电极814、816)，电容单元820相应地配置在半导体开关单元810的一面(如图8A所示半导体开关单元810的上面)，并与半导体开关单元810电性接触，使得前述开关导电电极与电容单元820形成多个换流回路I1(例如：相邻的两开关导电电极814、816与单个电容器822形成单个换流回路I1)，且前述换流回路I1的阻抗彼此接近或相同。
如此一来，半导体开关单元810与电容单元820相应于多个换流回路I1中每一者的等效电路，便可视为一个完整的等效子开关电路，且若电容器822的数目为n个时，则存在n组并联的等效子开关电路；当n组并联的等效子开关电路依据栅极驱动信号同时操作时，其换流回路则相较于原先具外置电容模块的开关电路的换流回路缩短为1/n。
在一实施例中，半导体开关单元810集成有一第一半导体开关器件(如上桥臂半导体开关)以及一第二半导体开关器件(如下桥臂半导体开关)，而前述开关导电电极814可作为第一半导体开关器件的导电电极，前述开关导电电极816可作为第二半导体开关器件的导电电极。
其次，第一半导体开关器件以及第二半导体开关器件可各自具有源极(source)、漏极(drain)和栅极，其中第一半导体开关器件的源极以及第二半导体开关器件的漏极可集成于一源漏共接电极，且半导体开关单元810的表面配置有上述源漏共接电极、n个第一半导体开关器件的漏极以及n个第二半导体开关器件的源极(n为大于或等于1的自然数)，n个第一半导体开关器件的漏极与n个第二半导体开关器件的源极交替排列。在一实施例中，n个第一半导体开关器件的漏极与n个第二半导体开关器件的源极在半导体开关单元810的表面交错排列，使得两半导体开关器件的漏极与源极如图7B所示以交错型式的布局作配置，藉此形成交错型引脚结构。其次，依据开关导电电极814、816的数量，便可大致决定以此种单片集成的半导体开关单元810的引出端子的数量。
另一方面，在其它实施例中，第一半导体开关器件以及第二半导体开关器件可各自具有n个源极和n个漏极，其中第一半导体开关器件的n个漏极和n个源极以及第二半导体开关器件的n个漏极和n个源极可以呈矩阵型配置于半导体开关单元810的表面(如图7A所示)，其中第一半导体开关器件(或第二半导体开关器件)的漏极Drain1(或Drain2)和源极Source1(或Source2)在一第一数组方向(如图7A所示X方向)上交错排列，而第一半导体开关器件的漏极Drain1或源极Source1与第二半导体开关器件的漏极Drain2或源极Source2在一第二数组方向(如图7A所示Y方向，该实施例仅列举了两排)上交错排列，n为大于或等于1的自然数。
在一实施例中，第一半导体开关器件以及第二半导体开关器件的栅极可均配置于半导体开关单元810的表面，且第一半导体开关器件的漏极以及第二半导体开关器件的源极亦可均配置于半导体开关单元810的表面。
如图8A和图8B所示，半导体开关单元810可包含多个开关导电电极814以及多个开关导电电极816，其中开关导电电极814、816均配置于基板812上，且前述开关导电电极814可作为第一半导体开关器件的漏极，前述开关导电电极816可作为第二半导体开关器件的源极。此外，半导体开关单元810更可包含控制电极850以及集成开关导电电极855，其中控制电极850可独立配置于基板812上，以作为半导体开关单元810中第一半导体开关器件及第二半导体开关器件的栅极，而集成开关导电电极855则与控制电极850分开配置于基板812上，以作为第一半导体开关器件及第二半导体开关器件的源漏共接电极。在另一实施例中，电容单元820可包含复数个电容器822，且电容器822各自横跨地层迭于第一半导体开关器件的漏极和第二半导体开关器件的源极上(如：每个电容器822相应地层迭于两相邻的开关导电电极814、816)。
再者，前述电容单元820可包含一电容数组，此电容数组可包含呈数组型式配置的多个电容器822，其中前述电容器822层迭于半导体开关单元810的表面，且每个电容器822具有两电容导电电极(如：作为正电容端子的电容导电电极824以及作为负电容端子的电容导电电极825)，每个电容器822的两电容导电电极824、825分别连接距离该电容器822最近的第一半导体开关器件的漏极以及第二半导体开关器件的源极(如：每个电容器822相应地层迭于两相邻的开关导电电极814、816，并与两相邻的开关导电电极814、816作电性接触)，分别作为单一电容器822的正、负电容端子。
图9A系依照本发明实施例绘示一种数组式电容的示意图。图9B系依照本发明实施例绘示如图9A所示数组式电容的侧视图。如图9A和图9B所示，数组式电容900a的一面上配置有多个正电容端子910a以及多个负电容端子920a，而数组式电容900a的相对另一面上配置有对应的正电容端子912a和负电容端子922a，其中正电容端子910a和912a于电性上可同属一个电极，负电容端子920a和922a于电性上可同属一个电极，且数组式电容900a两面上的端子数量可依实际需求设计为相同或不同。
于实际应用中，上述数组式电容900a可以配置于图8A所示半导体开关单元810的一面。其次，数组式电容900a可以集成于额外的信号层或者接脚(pin)，以传递相关的电性信号，亦可集成于类似的相关信号层或者接脚(pin)，以传递相关的电性信号。同时数组式电容900a的两面无须以同一个孔引出接脚，方便数组式电容900a的上方再堆栈其它单元或器件。
图9C系依照本发明实施例绘示一种如图9A所示数组式电容中金属层排列及端子引出的内部结构示意图。数组式电容900b中配置多层金属层，且在金属层的中间为具高介电常数的介电层，而在整列电容的最外侧包覆有保护性绝缘层，上述均为所属技术领域的技术人员所熟知，故于此不再赘述。
其次，正电容端子910b与数组式电容900b内的多层金属布线层连接，负电容端子920b与数组式电容900b内的多层金属布线层连接，其中与正电容端子910b连接的金属布线层以及与负电容端子920b连接的金属布线层是以交替的形式(即ABAB形式)间隔排列。另外，与正电容端子910b相对的一侧上配置有正电容端子912b，且两者于电容内部连接相同的金属布线层；类似地，与负电容端子920b相对的一侧上配置有负电容端子922b，且两者于电容内部连接相同的金属布线层。
再者，于数组式电容900b中，除可于正电容端子910b和负电容端子920b间形成电容外，正电容端子910b和912b间亦可作为电流通道，且由于金属布线层通常占电容体积的5％以上，因此正电容端子910b和912b间的电流导通能力相当可观。实作上，数组式电容900b亦可配置有至少一个均不与正电容端子910b、912b和负电容端子920b、922b连接的端子，用以供传送其它电性信号(如驱动信号)，而且数组式电容900b也可于与半导体开关堆栈连接的一面配置有均不与正电容端子910b、912b和负电容端子920b、922b相连接的电性信号线，以供传送其它电性信号(如驱动信号)。
图9D系依照本发明另一实施例绘示一种如图9A所示数组式电容中金属层排列及端子引出的内部结构示意图。类似地，数组式电容900c中配置多层金属层，且在金属层的中间为具高介电常数的介电层，而在整列电容的最外侧包覆有保护性绝缘层，上述均为所属技术领域的技术人员所熟知，故于此不再赘述。
其次，正电容端子910c与数组式电容900c内的多层金属布线层透过通孔(through-hole)连接，负电容端子920c与数组式电容900c内的多层金属布线层亦透过通孔连接，其中与正电容端子910c连接的金属布线层以及与负电容端子920c连接的金属布线层亦是以交替的形式(即ABAB形式)间隔排列。另外，与正电容端子910c相对的一侧上配置有正电容端子912c，且两者于电容内部亦透过通孔连接。应用此数组式电容900c的结构可使组件变得更薄，在薄型化的应用方面具有较佳的效果。
类似地，于实作上，数组式电容900c亦可配置有至少一个均不与正电容端子910c、912c和负电容端子920c、922c连接的端子，用以供传送其它电性信号(如驱动信号)，而且数组式电容900c也可于与半导体开关堆栈连接的一面配置有均不与正电容端子910c、912c和负电容端子920c、922c相连接的电性信号线，以供传送其它电性信号(如驱动信号)。
再如图8A所示，开关电路封装模块800a更可包含复数个输入端电极，其中前述输入端电极包括可作为正输入端子的输入端电极(如输入端电极832)以及可作为负输入端子的输入端电极(如输入端电极833)，其分别相应第一半导体开关器件的漏极(如开关导电电极814)和第二半导体开关器件的源极(如开关导电电极816)层迭于对应的电容导电电极824、825上，并各自横跨地层迭于前述两相邻电容器上。
实作上，前述开关导电电极、电容导电电极以及输入端电极的数量彼此可以相同或是不同，其主要是能相互配合并能于半导体开关单元810与电容单元820间形成多个换流回路I1即可。
综上所述，前述开关导电电极可包含上桥臂开关的漏极以及下桥臂开关的源极，前述电容导电电极可包含正导电电极以及负导电电极，前述输入端电极可包含正输入端电极以及负输入端电极，其中正导电电极堆栈于上桥臂开关的漏极上，正输入端电极堆栈于正导电电极上，负导电电极堆栈于下桥臂开关的源极上，负输入端电极堆栈于负导电电极上。换言之，半导体开关单元810的开关端子(即开关导电电极814、816)的表面是分别对应于电容单元820的正、负电容端子(即电容导电电极824、825)，而电容单元820的正、负电容端子的表面是分别对应于开关电路封装模块800a的正、负输入端子(即输入端电极832、833)，藉此使开关电路封装模块800a具有交错型引脚结构，且如此一来，集成半导体开关单元810与电容单元820间的距离便可减小，更可于半导体开关单元810与电容单元820间形成多个换流回路I1。
以图8A所示的开关电路封装模块800a而言，如将一对正、负输入端子(即输入端电极832、833)、单一电容(包含电容器822和其两侧的电容导电电极824、825)、半导体开关单元810的一对端子(即开关导电电极814、816)以及半导体开关单元810本体的相应一部份视为单一子开关电路的话，则电容器822的数量便可决定等效并联子开关电路的数量。
图10系依照本发明实施例绘示一种如图8A所示的开关电路封装模块的等效电路示意图。具体来说，如图8A和图10所示，若开关电路封装模块800a中有n个电容器822(即C1、C2、…、Cn)，则依据图8A所示的结构，图10所示的等效电路便可包含n组并联的等效子开关电路，且每一组子开关电路包含等效的子上桥臂开关(S1_1、S2_1、…或Sn_1)和子下桥臂开关(S1_2、S2_2、…或Sn_2)，其中当上述n组并联的等效子开关电路依据栅极驱动信号操作时，其换流回路则相较于原先具外置电容模块的开关电路的换流回路缩短为1/n。
由上可知，以图8A所示实施例制作的开关电路封装模块800a，主要包括以下特点：
1).等效开关电路的换流回路可缩短为原先换流回路的1/n，并且存在n个换流回路彼此并联，使得换流回路上的寄生电感较原先线路的寄生电感大幅度减少，大幅度地减小由换流回路上寄生电感所造成的损耗以及寄生电感与电容间的谐振问题；
2).由于等效开关电路可平均分为n个子开关电路，故每个子开关电路的换流路径基本上均相同，使得n个子开关电路中流经的电流基本上相等，进而可消除由晶胞与电容构成路径不同所导致的晶胞电流不均匀问题，亦可以进一步减少半导体开关于导通过程的损耗；
3).由于每个子开关电路的换流路径基本上相同，而且驱动线路与主线路可以藉由单片集成技术彼此分开，故每个子开关电路都能同时导通，因此在开关过程中半导体开关内的电流分布非常均匀，使得半导体开关的有效利用率可以达到或接近100％。
图11系依据本发明实施例绘示一种子开关电路的大小与损耗间的相对关系示意图。在此，子开关电路的大小主要代表单个等效子开关电路所对应的半导体组件部分占整体半导体组件的体积百分比，而损耗则代表整体等效开关电路于操作时所需的总损耗。由图11可清楚地知悉，当等效子开关电路的数量增加而使得子开关电路的大小(即所占体积百分比)减小时，由换流回路上的电感、半导体开关的晶胞电流分布不均匀、半导体开关的利用率、…等因素所造成的损耗会相应地减小，而且在开关频率增加(如：由频率f2增加至f1)或者整体半导体组件的导通电阻降低的情况下，应用本发明实施例中的开关电路可更大幅度地降低损耗。
其次，如图10所示的等效开关电路需要藉由驱动电路来进行控制，使得其中的子上桥臂开关S1_1、S2_1、…和Sn_1以及子下桥臂开关S1_2、S2_2、…和Sn_2可依据驱动电路产生的驱动信号各自开启或关闭，藉此满足操作需求。图12系依照本发明第十实施例绘示一种开关电路封装模块的示意图。相较于图8B所示的开关电路封装模块800a，图12所示的开关电路封装模块800b更可包含一驱动电路单元860a，且驱动电路单元860a配置于半导体开关单元810外，并透过导体865(如：导线、…等)与半导体开关单元810的控制电极850(即第一半导体开关器件及第二半导体开关器件的栅极)电性连接，用以经导体865传送相应的驱动信号至控制电极850，藉此控制各等效开关电路的操作。
于现有技术中，通常是将驱动电路配置于开关电路封装模块外，因此所需的驱动电路引线较长，如此不仅会影响驱动速度，更会导致有电磁干扰的问题发生。相较于现有技术而言，图12所示的实施例主要是将驱动电路集成于开关电路封装结构中，如此不仅可减少驱动电路引线的长度，以提升驱动速度，使开关电路能以更高的开关频率进行操作，而且更可降低开关电路的损耗，进而减少外部电路对驱动电路的干扰。
图13A系依照本发明第十一实施例绘示一种开关电路封装模块的示意图。图13B系绘示如图13A所示开关电路封装模块经倒置后的简化侧视示意图。相较于图12所示的开关电路封装模块800b，在图13A所示的开关电路封装模块800c包含驱动电路单元860b，其中驱动电路单元860b与半导体开关单元810集成在一起，并与控制电极850(即第一半导体开关器件及第二半导体开关器件的栅极)电性连接，且可包含与控制电极850连接的信号输出入部(I/O)862，使得驱动电路单元860b更直接地控制半导体开关单元810。换言之，驱动电路单元860b可以单片(monolithic)集成技术与半导体开关单元810集成在同一芯片中，使得驱动电路单元860b与半导体开关单元810间不需透过导线或是其它导体来连接。如此一来，不仅可进一步提升驱动的速度，降低开关电路的损耗，而且更可减少外部电路对导线以及驱动电路的干扰。
另一方面，图1C所示的电路可以是一种由开关电路100、驱动电路、电感以及电容所组成的降压(Buck)电路，而除了可依上述实施例将开关电路100、驱动电路以及电容集成于开关电路封装模块以外，亦可以将输出电感LO集成于开关电路封装模块中。
图14系依照本发明第十二实施例绘示一种开关电路封装模块的示意图。相较于图13B所示的实施例，图14所示的开关电路封装模块800d可更包含分开配置的输入端电极(如主功率输入端子)832～836、电感单元901以及电感输入输出端子902、903，其中电感单元901与相应第一半导体开关器件和第二半导体开关器件的输入端电极832～836层迭于电容单元820的同一面上。
需注意的是，前述电感单元901可以是独立的电感，亦可以包含多个电感器，在此不以图示为限。由于输出电感的体积通常较大，因此若以图14所示实施例将电感集成于开关电路封装模块中，则可以提升电路的功率密度，减小该电路的体积。其次，类似前述实施例，驱动电路单元860b所接收或传送的输入、输出信号以及其它需要的电性连接也可以透过电容单元820来实现。
此外，为了使开关电路封装模块具有更好的集成度，亦可以将图1C所示的输出电容CO集成于开关电路封装模块中。具体而言，电容单元820可由一个三端电容来实现，其具有输入端、输出端以及共享端(通常为接地端GND)，藉此分别实现输入电容和输出电容的特性，使得开关电路封装模块可以直接作为图1C所示的降压(Buck)电路使用，无须再利用其它外部电容与开关电路封装模块搭配操作。
在此需说明的是，由于输入电容与输出电容两者的耐压通常不同，故前述电容单元820可由两个具不同耐压的独立电容组合而成，其中前述输入电容仍可以电容数组的形式制作而成。再者，若是为了降低成本而采用同一种工艺制作的话，则可以透过将电容作串、并联组合，以实现不同容量和耐压的需求。
其次需说明的是，上述虽然是以降压(Buck)电路作例示性的说明，但所属技术领域的技术人员仍可以依据上述实施例，在不脱离本发明的精神和范围内实现升压(Boost)电路、升降压(Buck-Boost)电路、…等，故不以上述为限。
图15系依照本发明第十三实施例绘示一种开关电路封装模块的示意图。相较于图13B所示的实施例，本实施例的开关电路封装模块800e包含电感单元911，且电感单元911在驱动电路单元860b与半导体开关单元810集成的情况下与电容单元820分别配置于半导体开关单元810的相对两面。
具体来说，本实施例的开关电路封装模块800e可更包含分开配置的输入端电极(如主功率输入端子)832～838、电感单元911以及电感输入输出端子902、903，其中电感单元911集成于半导体开关单元810和驱动电路单元860b的同一面(如图15所示半导体开关单元810和驱动电路单元860b的上面)，而半导体开关单元810位于电容单元820与电感单元911中间。电感输入输出端子902配置于电感单元911、半导体开关单元810和电容单元820的一侧，并与电感单元911、半导体开关单元810和电容单元820电性连接，而电感输入输出端子903则配置于电感单元911和驱动电路单元860b的另一侧，并与电感单元911和驱动电路单元860b电性连接。在此需说明的是，电感的输入及输出端子位于电感911和驱动电路单元860b的两面，但亦可依据实际需求配置于电感单元911和驱动电路单元860b的同一侧，故在此不以上述为限。
以图15所示的实施例而言，由于电感单元911相对于输入端电极(如主功率输入端子)832～838及信号输出入部(I/O)862配置于不同面上，故此封装结构中的驱动信号和功率路径可以避免经过电感的表面，不会在线路上造成更多的寄生电感，可有效地使线路具有更少的寄生电感。此外，应用图15所示的封装结构，半导体开关单元810的损耗所对应产生的热量不必如图14实施例所示需透过电感单元911传导，可改善整体的导热性能，避免因散热不佳而造成芯片温度升高，导致更多的组件损耗。
图16系绘示一种将组件埋设于印刷电路板中的结构示意图。如图16所示，印刷电路板(PCB)1001作为基板，埋入式组件1002系埋设于印刷电路板1001中，并透过内部连接通孔(through-hole)1003与表面组件1004连接。前述开关电路封装模块亦可以此类型结构来实现，藉以将半导体开关单元和驱动电路单元埋设于印刷电路板中。
图17系依照本发明第十四实施例绘示一种开关电路封装模块的示意图。相较于图13B所示的实施例，本实施例的开关电路封装模块800f更包含分开配置的输入端电极(如主功率输入端子)832～838、电感单元921、电感输入输出端子912、913以及印刷电路板1011，其中半导体开关单元810、电容单元820、驱动电路单元860b、信号输出入部(I/O)862以及前述输入端电极832～838均埋设于印刷电路板1011中，而电感单元921则是集成于印刷电路板1011上靠近半导体开关单元810的一面。
其次，电感单元921透过埋设于印刷电路板1011中的电感输入输出端子912与半导体开关单元810、电容单元820、…等作电性连接，使得在开关电路封装模块800f中，除电感单元921以外，主要组件(特别是半导体开关单元810、电容单元820和驱动电路单元860b)均埋设于印刷电路板1011中。在此需说明的是，电感单元921虽集成于图17所示印刷电路板1011的上面，但电感单元921亦可依据实际需求配置于印刷电路板1011的下面(即靠近输入端电极832～838的一面)，故在此不以上述为限。
图18系依照本发明第十五实施例绘示一种开关电路封装模块的示意图。相较于图17所示的实施例，本实施例中的开关电路封装模块800g包含印刷电路板1021和1022，其中半导体开关单元810(连同驱动电路单元)配置于印刷电路板1021上，且电容单元820埋设于印刷电路板1021中并透过通孔823与半导体开关单元810(连同驱动电路单元)电性连接，而另一印刷电路板1022与印刷电路板1021分开配置。其次，输入端电极841、842、843分别埋设于印刷电路板1021和1022中，并可外露以供与外部功率输入连接，且信号输出入部(I/O)863亦可埋设于印刷电路板1021中。此外，开关电路封装模块800g更可包含输出电容单元857，且输出电容单元857配置于印刷电路板1022上。
另，如图18所示，电感单元931嵌入于印刷电路板1021和1022中间，电感输入输出端子922横跨地堆栈于印刷电路板1021和电感单元931上，而电感输入输出端子923则部分埋设于印刷电路板1022中并可外露以供连接，且电感输入输出端子923的另一部分配置于电感单元931下方。需说明的是，上述电感单元931嵌入于印刷电路板1021和1022中间的方式，亦可藉由于单一印刷电路板中形成孔洞，并将电感单元931嵌入于印刷电路板中的孔洞来实现，故在此不以上述为限。
图19系依照本发明第十六实施例绘示一种开关电路封装模块的示意图。本实施例中的开关电路封装模块800h包含印刷电路板1031，其中半导体开关单元810(连同驱动电路单元)配置于印刷电路板1031上，电容单元820埋设于印刷电路板1031中并透过通孔823与半导体开关单元810(连同驱动电路单元)电性连接。此外，输入端电极841、842、843均埋设于印刷电路板1031中，以供与外部功率输入连接，而信号输出入部(I/O)863亦埋设于印刷电路板1031中。其次，输出电容单元857配置于印刷电路板1031上。
相较于图18所示的实施例，本实施例中的电感单元941及电感输入输出端子932、933均埋设于印刷电路板1031中，且电感单元941可透过电感输入输出端子932、933与外部组件或电路作电性连接。
实作上，前述印刷电路板可以是由树脂、陶瓷、…等材料制成且有一定机械强度的层压基板或是电路板。
以图8A以下所示的开关电路封装模块而言，由于其制程具有下述步骤，因此相较于现有技术其具有更好的性能。具体步骤或方式分述如下：
1).以集成半导体芯片制成：
前述开关电路封装模块主要是以单片集成技术，将多个分别具不同功能的半导体芯片(例如：上桥臂开关芯片、下桥臂开关芯片、驱动电路芯片、…等等)集成在同一半导体芯片内，且各芯片通过内部引线电性连接；
2).于半导体芯片中形成多个单元：
功率部分的半导体芯片于形成时可视为经划分为多个单位面积较小的子开关电路单元，且每个单元的半导体引脚均单独引出，并依据实际需求进行排列(典型的态样为交错排列的矩阵形式)，另外所需的驱动信号传递部分则采用集中引脚来引出；
3).于芯片表面集成电容：
在功率开关电路的输入侧的吸收电容通常具有较高的电容值，其通常介于1nF至103nF等级间，而电容的电容值可以下列数学式导出：
C＝n·ε·Aeffc/4πk·d
其中ε表示相对介电常数，1/(4πk)表示介电常数，Aeffc表示金属电极面积，d表示两金属电极间的距离，n表示电容重复堆栈的层数。为了降低集成电容的尺寸，通常需要减小金属电极的间距，增加介电材料介电值。金属电极的间距除受到工艺限制外，还取决于选用材料的介电击穿强度，因此目前电容制造工艺选用较高介电值和较大介电击穿强度的材料。
4).采用紧凑的封装引脚，引出电极：
上述采用芯片表面集成电容方式时，通常可采用陶瓷介质，而所采用的陶瓷介质需要高温处理，才能形成合适的介电材料。如常用的铁电薄膜材料(PZT)需要经过500～700℃的高温处理，甚至高于1000℃的高温处理。另，于半导体制造过程中，内部互联线(尤指布线)形成以后，通常不再适合经过高温工艺，此时可采用薄膜转移技术在低温下将介质薄膜转移到半导体芯片表面，藉此形成电容。
以铁电薄膜转移技术为例，首先用焊料(solder)(如AuSn等)将在蓝宝石衬底上烧结完成的PZT薄膜材料粘合至转移目标面上，然后将其放置于最高温度低于300℃的回流炉内烘烤，例如在280℃下烘烤60秒，接着等温度降低至100℃以下后，PZT薄膜材料便可从蓝宝石衬底脱落而粘合到目标面上。
另一方面，由于芯片与电容形成的工艺途径不同，因此芯片的结构及制程亦可依据实际需求作相应调整，使得电容的集成可以更加便利并具有更高的空间利用效率。
前述本发明任一实施例中的开关电路封装模块，均可应用于图3C所示的变换电路中，且所述开关电路封装模块与外置电容Cin电性连接，使得所述开关电路封装模块与外置电容Cin可如前述共同进行操作。
前述本发明实施例中的开关电路封装模块或可以应用于需要小回路电感的装置中，例如包括至少一电容以及至少二开关组件的装置，其中前述开关组件相互搭配操作，且其中至少一者为主动组件(如MOSFET)而其中至少另一者为被动组件(如二极管)，或者其中至少二者均为主动组件。
举例来说，前述本发明实施例中的开关电路封装模块可以应用于如图20所示的同步降压(Buck)电路中，其中此同步降压电路包括开关电路S1和S2、驱动电路DC、输入电容Cin、输出电感Lo以及输出电容Co，且各组件于封装结构中是透过底部的铜基板相互连接，铜基板也作为模块的引脚。另，输出电容置于模块外，透过模块引脚与内部组件连接。
上述同步降压电路可以应用于对中央处理单元(CPU)供电的直流对直流转换，且可满足高效率转换、高工作频率、低电压纹波、高功率密度等应用的需求。此外，上述同步降压电路亦可以应用于便携式设备的供电***(如：适配器、笔记型计算机的直流对直流转换、…等)，以满足转换高效率、体积小等应用的需求。
其次，前述本发明实施例中的开关电路封装模块亦可以应用于变换器(Converter)电路模块(如采用隔离谐振型拓扑的变换器电路模块)，以满足转换高效率、高工作频率、高功率密度、…等应用的需求。
上述实施例中关于开关电路封装模块中的结构特征，均可单独形成，也可以相互搭配形成。因此，上述各实施例仅是为了方便说明起见而叙述相应特征，而所有实施例均可以依照实际需求选择性地相互搭配，以制作本发明内容中的开关电路封装模块，其并非用以限定本发明。
本发明的另一方面是关于一种制作开关电路封装模块的方法，此方法说明如下，并可应用于如前述实施例所述的开关电路封装模块。其次，为方便及清楚说明起见，此方法可配合前述图8A所示实施例说明如下，然其并不以此为限。
首先，将第一半导体开关器件以及第二半导体开关器件集成于半导体开关单元810，其中半导体开关单元810包含复数个子开关微器件。其次，将电容单元820配置于半导体开关单元810的表面，使得电容单元820与子开关微器件间多个换流回路的阻抗彼此接近或相同。
在一实施例中，前述将第一半导体开关器件及第二半导体开关器件集成于半导体开关单元810的步骤可更包含：将第一半导体开关器件的源极与第二半导体开关器件的漏极集成于源漏共接电极，并交替排列n个第一半导体开关器件的漏极(如：开关导电电极814)和n个第二半导体开关器件的源极(如：开关导电电极816)(如图7B所示)。
在另一实施例中，前述将第一半导体开关器件及第二半导体开关器件集成于半导体开关单元810的步骤可更包含：以矩阵型式(如图7A所示矩阵型式)形成第一半导体开关器件的n个漏极(Drain1)和n个源极(Source1)以及第二半导体开关器件的n个漏极(Drain2)和n个源极(Source2)于半导体开关单元810的表面。
其次，在次一实施例中，将电容单元820集成于半导体开关单元810的表面的步骤可更包含：以数组型式(如图9A所示的电容数组型式)将电容单元820中的多个电容器822各自层迭于第一半导体开关器件的漏极(如：开关导电电极814)和第二半导体开关器件的源极(如：开关导电电极816)上。
在本实施例中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行，前述仅为一实施例，并非用以限定本发明。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何本领域具通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。
主要组件符号说明
100：开关电路
110：换流回路
200、400、500、600、700a、700b、800a、800b、800c、800d、800e、800f、800g、800h：开关电路封装模块
210：开关结构
212、412、512、612、712：第一半导体开关单元
214、414、514、614、714：第二半导体开关单元
215、415、515、615：中间导电层
216、416、516、616、716：第一导电层
217、417、517、617、717：第二导电层
220、420、520、620、720、822：电容器
222、224：电容电极
230、430、530、751、752、753、754：驱动连接线
640：输出引脚
650：驱动引脚
702、704：电容连接端子
750、860a、860b：驱动电路单元
764、765、766：驱动信号输入端子
810：半导体开关单元
812：基板
814、816：开关导电电极
820：电容单元
823、1003：通孔
824、825：电容导电电极
832～838、841～843：输入端电极
850：控制电极
855：开关导电电极
857：输出电容单元
862：信号输出入部
865：导体
900a、900b、900c：数组式电容
901、911、921、931、941：电感单元
902、903、912、913、922、923、932、933：电感输入输出端子
910a、912a、910b、912b、910c、912c：正电容端子
920a、922a、920b、922b、920c、922c：负电容端子
1001、1011、1021、1022、1031：印刷电路板
1002：埋入式组件
1004：表面组件

Claims (32)

1.一种开关电路封装模块，包含：
至少一第一半导体开关单元，所述第一半导体开关单元包含复数个子开关微器件；
至少一第一电容单元，所述电容单元分布于所述第一半导体开关单元的周围，使得所述第一电容单元与所述子开关微器件间任两对称的换流回路的阻抗接近或相同；
一第二半导体开关单元，所述第一半导体开关单元和第二半导体开关单元层迭封装；
一中间导电层；
一第一导电层，所述第一半导体开关单元以及所述第一电容单元均层迭于所述第一导电层之上，所述中间导电层层迭于所述第一半导体开关单元之上，所述第二半导体开关单元层迭于所述中间导电层之上；以及
一第二导电层，所述第二导电层层迭于所述第二半导体开关单元以及所述第一电容单元上，与所述第二半导体开关单元及所述第一电容单元作电性接触。
2.如权利要求1所述的开关电路封装模块，所述第一半导体开关单元和第二半导体开关单元各自具有源极、漏极和栅极，所述第一半导体开关单元的漏极与所述第二半导体开关单元的源极电性连接。
3.如权利要求2所述的开关电路封装模块，其中所述第一电容单元设有两电极，所述第一电容单元的两电极分别与所述第一半导体开关单元的源极和所述第二半导体开关单元的漏极电性连接。
4.如权利要求1所述的开关电路封装模块，更包含：
至少一第二电容单元，所述第一电容单元和第二电容单元对称分布于所述层迭的第一半导体开关单元和第二半导体开关单元的两侧。
5.如权利要求1所述的开关电路封装模块，其中所述第一电容单元具有两电极，所述第一电容单元的两电极的排列方向与所述第一半导体开关单元和第二半导体开关单元层迭的方向一致或者垂直。
6.如权利要求1所述的开关电路封装模块，其中所述第一电容单元更层迭于所述第一半导体开关单元与所述第二半导体开关单元形成的层迭封装结构。
7.如权利要求1所述的开关电路封装模块，更包含：
一驱动电路单元，配置于所述第一半导体开关单元与所述第二半导体开关单元形成的层迭封装结构的一侧，并电性连接于所述第一半导体开关单元和所述第二半导体开关单元。
8.如权利要求1所述的开关电路封装模块，其中所述第一电容单元包含复数个电容器，所述电容器与所述子开关微器件间形成所述换流回路，且所述电容器与所述子开关微器件间任两对称的换流回路的阻抗接近或相同。
9.一种开关电路封装模块，包含：
至少一半导体开关单元，所述半导体开关单元包含一第一半导体开关器件以及一第二半导体开关器件，该第一半导体开关器件和该第二半导体开关器件串联连接且各自包含复数个子开关微器件；以及
至少一电容单元，所述电容单元层迭于所述半导体开关单元的表面，使得所述电容单元与所述子开关微器件间多个换流回路的阻抗彼此接近或相同；
其中，所述第一半导体开关器件以及所述第二半导体开关器件各自具有源极、漏极和栅极，所述第一半导体开关器件的源极与所述第二半导体开关器件的漏极集成于一源漏共接电极，所述半导体开关单元的表面配置有所述源漏共接电极、n个所述第一半导体开关器件的漏极和n个所述第二半导体开关器件的源极，n个所述第一半导体开关器件的漏极和n个所述第二半导体开关器件的源极交替排列，n为大于或等于2的自然数。
10.如权利要求9所述的开关电路封装模块，其中n个所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极在所述半导体开关单元表面交错排列。
11.如权利要求9所述的开关电路封装模块，其中所述电容单元包含一电容数组，所述电容数组包含呈数组型式配置的复数个电容器，所述电容器层迭于所述半导体开关单元的表面，所述电容器的两极分别连接离所述电容器最近的一个所述第一半导体开关器件的漏极和一个所述第二半导体开关器件的源极。
12.如权利要求9所述的开关电路封装模块，其中所述电容单元包含复数个电容器，所述电容器各自横跨地层迭于所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极上。
13.如权利要求9所述的开关电路封装模块，更包含：
复数个输入端电极，相应所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极层迭于所述电容单元上。
14.如权利要求9所述的开关电路封装模块，其中所述第一半导体开关器件以及所述第二半导体开关器件的栅极均配置于所述半导体开关单元的表面。
15.如权利要求9所述的开关电路封装模块，更包含：
一驱动电路单元，配置于所述半导体开关单元外，或与所述半导体开关单元集成，并与所述第一半导体开关器件及所述第二半导体开关器件的栅极电性连接。
16.如权利要求15所述的开关电路封装模块，更包含：
至少一电感单元，与相应所述第一半导体开关器件和所述第二半导体开关器件的输入端电极层迭于所述电容单元的同一面，或是在所述驱动电路单元与所述半导体开关单元集成的情况下与所述电容单元分别配置于所述半导体开关单元的相对两面。
17.如权利要求9所述的开关电路封装模块，更包含：
一印刷电路板，所述半导体开关单元以及所述电容单元均埋设于所述印刷电路板中；以及
至少一电感单元，集成于所述印刷电路板上靠近所述半导体开关单元的一面。
18.如权利要求9所述的开关电路封装模块，更包含：
一印刷电路板，其中所述半导体开关单元配置于所述印刷电路板上，所述电容单元埋设于所述印刷电路板中并透过通孔与半导体开关单元电性连接；
复数个输入端电极，埋设于所述印刷电路板中，并供与外部功率输入连接；以及
至少一电感单元，埋设于所述印刷电路板中，或是配置于所述印刷电路板与另一印刷电路板中间。
19.一种开关电路封装模块，包含：
至少一半导体开关单元，所述半导体开关单元包含一第一半导体开关器件以及一第二半导体开关器件，该第一半导体开关器件和该第二半导体开关器件串联连接且各自包含复数个子开关微器件；以及
至少一电容单元，所述电容单元层迭于所述半导体开关单元的表面，使得所述电容单元与所述子开关微器件间多个换流回路的阻抗彼此接近或相同；
其中所述第一半导体开关器件以及所述第二半导体开关器件各自具有源极、漏极和栅极，所述第一半导体开关器件的n个漏极和n个源极以及所述第二半导体开关器件的n个漏极和n个源极呈矩阵型配置于所述半导体开关单元的表面，所述第一半导体开关器件或所述第二半导体开关器件的漏极和源极在一第一数组方向上交错排列，且所述第一半导体开关器件的漏极或源极与所述第二半导体开关器件的漏极或源极在一第二数组方向上并列，n为大于或等于2的自然数。
20.如权利要求19所述的开关电路封装模块，其中所述电容单元包含一电容数组，所述电容数组包含呈数组型式配置的复数个电容器，所述电容器层迭于所述半导体开关单元的表面，所述电容器的两极分别连接离所述电容器最近的一个所述第一半导体开关器件的漏极和一个所述第二半导体开关器件的源极。
21.如权利要求19所述的开关电路封装模块，其中所述电容单元包含复数个电容器，所述电容器各自横跨地层迭于所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极上。
22.如权利要求19所述的开关电路封装模块，更包含：
复数个输入端电极，相应所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极层迭于所述电容单元上。
23.如权利要求19所述的开关电路封装模块，其中所述第一半导体开关器件以及所述第二半导体开关器件的栅极均配置于所述半导体开关单元的表面。
24.如权利要求19所述的开关电路封装模块，更包含：
一驱动电路单元，配置于所述半导体开关单元外，或与所述半导体开关单元集成，并与所述第一半导体开关器件及所述第二半导体开关器件的栅极电性连接。
25.如权利要求24所述的开关电路封装模块，更包含：
至少一电感单元，与相应所述第一半导体开关器件和所述第二半导体开关器件的输入端电极层迭于所述电容单元的同一面，或是在所述驱动电路单元与所述半导体开关单元集成的情况下与所述电容单元分别配置于所述半导体开关单元的相对两面。
26.如权利要求19所述的开关电路封装模块，更包含：
一印刷电路板，所述半导体开关单元以及所述电容单元均埋设于所述印刷电路板中；以及
至少一电感单元，集成于所述印刷电路板上靠近所述半导体开关单元的一面。
27.如权利要求19所述的开关电路封装模块，更包含：
一印刷电路板，其中所述半导体开关单元配置于所述印刷电路板上，所述电容单元埋设于所述印刷电路板中并透过通孔与半导体开关单元电性连接；
复数个输入端电极，埋设于所述印刷电路板中，并供与外部功率输入连接；以及
至少一电感单元，埋设于所述印刷电路板中，或是配置于所述印刷电路板与另一印刷电路板中间。
28.一种制作开关电路封装模块的方法，包含：
集成一第一半导体开关器件以及一第二半导体开关器件于一半导体开关单元，其包含集成所述第一半导体开关器件的源极与所述第二半导体开关器件的漏极于一源漏共接电极，并交替排列n个所述第一半导体开关器件的漏极和n个所述第二半导体开关器件的源极，n为大于或等于2的自然数，其中所述半导体开关单元包含复数个子开关微器件；以及
配置至少一电容单元于所述半导体开关单元的表面，使得所述电容单元与所述子开关微器件间多个换流回路的阻抗彼此接近或相同。
29.如权利要求28所述的方法，其中集成所述电容单元于所述半导体开关单元的表面的步骤更包含：
以数组型式将所述电容单元中的复数个电容器各自层迭于所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极上。
30.一种制作开关电路封装模块的方法，包含：
集成一第一半导体开关器件以及一第二半导体开关器件于一半导体开关单元，其是以矩阵型式形成所述第一半导体开关器件的n个漏极和n个源极以及所述第二半导体开关器件的n个漏极和n个源极于所述半导体开关单元的表面，并在一第一数组方向上交错排列所述第一半导体开关器件或所述第二半导体开关器件的n个漏极和n个源极，以及在一第二数组方向上并列所述第一半导体开关器件的n个漏极或n个源极与所述第二半导体开关器件的n个漏极或n个源极，n为大于或等于2的自然数，且其中所述半导体开关单元包含复数个子开关微器件；以及
配置至少一电容单元于所述半导体开关单元的表面，使得所述电容单元与所述子开关微器件间多个换流回路的阻抗彼此接近或相同。
31.如权利要求30所述的方法，其中集成所述电容单元于所述半导体开关单元的表面的步骤更包含：
以数组型式将所述电容单元中的复数个电容器各自层迭于所述第一半导体开关器件的漏极和所述第二半导体开关器件的源极上。
32.一种变换器电路，包含：
如权利要求1或9或19所述的开关电路封装模块；以及
一外置电容，电性连接所述开关电路封装模块。
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