CN103746715A - 小型高速大动态数字接收机***与方法 - Google Patents

Abstract

本发明公开了一种小型高速大动态数字接收机***与方法。接收机***包括模数转换和信号提取，模数转换采用一片ADC芯片，ADC芯片输出与FPGA芯片逻辑功能模块相连；信号提取采用一片FPGA芯片，FPGA芯片包括且依次设有数据转换模块、两级FIFO模块、FFT模块和超分辨补偿模块；信号提取之后连接千兆以太网进行数据输出。本发明的实现方法是通过ADC芯片对雷达模拟信号进行模数转换，通过FPGA芯片实现大动态宽带接收和超分辨补偿处理，对频带内的信号进行检测、分选，并提取出一个或多个目标信号。本发明结构简单、体积小、功耗低、硬件可靠性强，能够达到10bit采样位宽，4GHz采样率，并且能够同时提取一个或多个目标信号，可应用于雷达对抗、遥感等多个领域。

Description

小型高速大动态数字接收机***与方法

技术领域

本发明属于信号处理技术领域，更进一步涉及雷达信号处理技术领域中的一种小型高速大动态数字接收机***与方法。可应用在雷达、导弹、遥感等领域中进行数据实时采集、分选、提取以及处理。

背景技术

随着大规模集成电路以及芯片技术的迅速发展，通信、雷达和电子对抗等***中的接收机都已经普遍数字化。数字接收机的功能是接收模拟信号，对其进行采样并数字化，然后通过数字滤波等方式提取目标信号。因此生产一种体积小，轻便，低功耗，高采样率，大动态范围的数字接收机对于通信、雷达和电子对抗等***都是极为重要的。

中国电子科技集团公司第十四研究所提出的专利申请“16路大动态数字接收机”（专利申请号201020521875.3，公开号CN201766581U）公开了一种大动态数字接收机***。该***包括16片AD转换器、三片FPGA、光电转换器三部分。中频信号先用16片AD转换器进行直接采样使其变为数字信号，再将16路数据信号分成两组输到第一片FPGA和第二片FPGA中，这两片FPGA中的逻辑设计完全相同，都完成数字下变频转换，第三片FPGA完成高速数据串行转换，光电转换器完成光电转换并将数据最终由光纤输出。该发明专利仍然存在有不足：首先，由于该***使用16片AD转换器来实现AD采样数字化、使用三片FPGA进行目标信号提取，导致***结构复杂、体积大、功耗高。其次，由于该***使用的是传统接收方法，一次同时只能接收一个目标信号。再次，该***信号提取使用的是数字下变频方法，处理运算量大、逻辑资源利用率低。

现有数字接收机存在的主要问题有：首先，接收机***结构相对复杂、体积比较大、功耗高。其次，只能同时处理一个信号，如果有两个或两个以上信号叠加后同时到达接收机，将无法同时提取出这多个信号。再次，随着雷达等***成像技术的发展，现有接收机的数据率、动态范围、分辨率等技术指标已经越来越难满足后续信号处理的需求。

发明内容

本发明的目的在于克服上述现有技术的不足，提供一种小型高速大动态数字接收机***与方法，以在满足高数据率、大动态范围和高分辨率的条件下避免使用多片AD和FPGA，减小了***的体积、重量和功耗，同时能够完成对多个有用信号的处理与提取。

现有的数字接收机***虽然也使用了一些高集成度芯片，但是***复杂度还是太高，采样速度还不够快，动态范围还不够大，因此本发明提出一种小型高速大动态数字接收机***，对雷达的数字接收机进行升级和优化，本发明的数字接收机***包括模数转换部分和信号提取部分，其中的数模转换部分采用一片高速数字信号采集ADC芯片实现对雷达采集的模拟信号进行模数转换，雷达天线采集到的中频信号通过SMA接口和ADC芯片相连；所述的信号提取部分采用一片数字信号处理FPGA芯片实现信号提取，ADC芯片的输出通过48条数据线直接接入到FPGA的逻辑功能模块，FPGA芯片输出的一个或多个数字目标信号通过千兆以太网输出，该输出信号用于雷达后续处理。

本发明利用高速ADC对原始信号进行实时采集，通过高性能FPGA实现大动态宽带接收及超分辨补偿处理，对频带内的信号进行检测，分选，提取出目标信号。通过小体积高性能芯片的使用，本发明的数字接收机***板卡的尺寸为标准3U，而接收机的接收性能为4GHz采样率，1.6GHz带宽，以及10bit采样位宽，使得本发明接收机板卡的体积有效减小，但信号处理能力却大幅度增加，并且功能得到扩展。

本发明的实现还在于：模数转换部分中四个SMA接口分别接有各自的变压器，然后都并行接入一片高速数字信号采集ADC芯片的四个输入通道，相应的ADC芯片的四个输出通道与FPGA芯片的逻辑功能模块相连。信号提取部分FPGA芯片包括且依次相连有数据转换模块、两级FIFO模块、FFT模块和超分辨补偿模块，第一级FIFO模块包括4个相同的FIFO子模块，每一个FIFO子模块又分别连接有各自的4个二级FIFO子模块。信号提取部分FPGA芯片中的这些模块对接收到的信号数据进行差分转单端、串并转换、降低数据率、FFT、超分辨率估计和信号补偿操作。

本发明的实现还在于：超分辨补偿模块按照数据处理流程方向依次连接有查找表模块、比较模块、存储模块和输出模块，如果输出为两个或两个以上目标信号时，在比较模块之后还接有补偿模块，补偿模块的输出接到查找表模块。

本发明的实现还在于：信号提取部分FPGA芯片与一片以太网物理层芯片连接，构成与雷达后续处理的衔接，以太网物理层芯片用于连接标准RJ-45接口，实现目标信号通过以太网输出。

本发明的实现还在于：所述的模数转换部分ADC芯片采用E2V公司的EV10AQ190芯片，所述的信号提取部分FPGA芯片采用Xilinx公司的VIRTEX-6系列XC6VSX315T芯片。

本发明还是一种小型高速大动态数字接收机实现方法，其特征在于，其具体步骤如下：

步骤1获取雷达原始信号进行模数转换。

1a数转换部分通过使用变压器将SMA输入的单端模拟信号转换为差分模拟信号，然后接入ADC芯片的四个输入通道；

1b数转换部分的ADC芯片对接收到的模拟信号进行采样及数字化，得到4路10bit位宽1GHz速率的差分数字信号，然后把这4路差分数字信号通过差分信号线发送给信号提取部分FPGA芯片。

步骤2大动态宽带接收，对接收到的4路10bit位宽1GHz速率的差分数字信号进行差分转单端、串并转换，再通过两级FIFO降低速率，第二级的16个FIFO分别以250MHz速率输出10bit位宽的4096个数据。

步骤3进行FFT操作，对16个FIFO读出的数据分别进行4096点的FFT；

步骤4超分辨补偿处理，对FFT输出的数据进行超分辨补偿操作，分别提取得到一个或多个所需的数字目标信号；

步骤5数字目标信号输出，把信号提取部分FPGA芯片得到的一个或多个数字目标信号通过千兆以太网输出，该输出目标信号用于后续的雷达处理。

本发明的实现还在于：大动态宽带接收过程包括两个步骤，首先，FPGA芯片采用内嵌的高级SelectIO资源ISERDES串并转换器来对接收到的差分数字信号进行差分转单端和串并转换，同时按顺序把4路数据合并到1路，得到1路40bit位宽1GHz速率的数据。其次，将ISERDES串并转换器输出的1路40bit位宽1GHz速率数据按1024个数分组，连续循环存进4个宽度为40bit深度为1024的FIFO，4个FIFO分别以40bit位宽250MHz速率读取数据，并再分别连续循环存进4个宽度为40bit深度为1024的FIFO，最后分别从这16个FIFO中以250MHz数据率读出10bit的4096个数据。

本发明方法通过大动态宽带接收使得原本4通道，1GHz速率10bit位宽的数据转换为并行的16路250MHz速率10bit位宽的数据，充分利用了FPGA芯片并行性的特点，并保证了超分辨率补偿处理的时序。

本发明的实现还在于：超分辨补偿处理具体步骤如下：

4a利用超分辨率估计得到最大振幅m1以及其对应的频率f1，并存储超分辨补偿矩阵；

4b首先判断条件m1是否大于事先设定的信号阈值，以此判断信号是否为检测信号，如果m1大于阈值，进行第二个判定：实际信号频率和估计频率f1的差值是否在频率分辨率1MHz内，这是为了确定信号是实际信号还是干扰信号，如果差值在频率分辨率1MHz内，则信号为第一个检测信号，否则，它被认定为第一个虚警信号，如果m1小于阈值，则该信号被漏过；

4c采用补偿从第一信号中减去补偿矢量，从4096点的FFT输出中移除旁瓣和毛刺，接下来重复4a和4b得到第二个检测信号；

4d如果需要则多次重复步骤4c得到多个目标信号。

本发明方法通过超分辨补偿处理可以对查找到的前一个信号进行补偿，从而消除这个信号的旁瓣对后一个信号的影响，从而暴露出后一个信号，通过多次的补偿操作就能够提取出多个目标信号。

本发明与现有技术相比具有以下优点：

第一，本发明中模数转换部分主要仅仅使用了一片高速ADC芯片，信号提取部分只使用了一片FPGA芯片。这种设计克服了现有数字接收机***结构繁杂、体积较大、功耗高的缺点，使得本发明结构简单，体积较小，功耗低，硬件可靠性增强。

第二，由于本发明使用了一种新型超分辨补偿技术，克服了现有数字接收机只能同时处理一个信号的缺点，使得本发明能够实时连续提取出多个有用信号。本发明不仅能够应用于单个信号的接收还能够应用于多个叠加信号的接收。

第三，本发明使用的EV10AQ190芯片最高具有3GHz带宽，最高可实现10bit位宽5GSPS转换速率；XC6VSX315T芯片具有丰富的逻辑资源与高速串行口。本发明还使用了超分辨补偿技术，大大提高了数字接收机的技术性能指标，使得采样率达到4GHz，带宽达到1.6GHz。

附图说明

图1为本发明的结构框图；

图2为本发明方法的大动态数据接收框图；

图3为本发明方法的超分辨补偿处理框图；

图4为本发明提取一个目标信号时的流程图；

图5为本发明提取两个目标信号时的流程图。

具体实施方式

下面结合附图对本发明做进一步的描述。

实施例1

本发明首先是一种小型高速大动态数字接收机***，包括模数转换部分和信号提取部分，参见附图1，小型高速大动态数字接收机***的模数转换部分采用一片高速数字信号采集ADC芯片实现对雷达采集的模拟信号进行模数转换，雷达天线采集到的中频信号通过SMA接口和ADC芯片相连。小型高速大动态数字接收机***的信号提取部分采用一片数字信号处理FPGA芯片实现信号提取，ADC芯片的输出通过48条数据线直接接入到FPGA的逻辑功能模块，FPGA芯片输出的一个或多个数字目标信号通过千兆以太网输出，该输出信号用于雷达后续处理。

模数转换部分中四个SMA连接前端的雷达中频信号，SMA接口后面分别接有各自的变压器，雷达中频信号是单端模拟信号，通过变压器转换为差分模拟信号后传入一片高速数字信号采集ADC芯片的四个输入通道，相应的ADC芯片的四个输出通道与FPGA芯片的逻辑功能模块相连；参见附图2，信号提取部分FPGA芯片包括且依次相连有数据转换模块、两级FIFO模块、FFT模块和超分辨补偿模块，第一级FIFO模块包括4个相同的FIFO子模块，每一个FIFO子模块又分别连接有各自的4个二级FIFO子模块，实现目标信号的提取操作。

参见附图3，本发明信号提取部分中的超分辨补偿模块按照数据处理流程方向依次连接有查找表模块、比较模块、存储模块和输出模块，附图3中，超分辨补偿处理中首先通过查找表模块找出最大值，将最大值送入比较模块中进行比较，找到“n”并计算对应频率，然后送到存储模块中存储最大值和频率，最后通过和门槛进行比较并找到信号进行输出。这里的门槛就是指事先设定的信号阈值。

如果通过和门槛进行比较后并找到的信号输出为两个或两个以上目标信号时，在比较模块之后还接有补偿模块，进过补偿消除毛刺后，补偿模块的输出又接到查找表模块中，进行第二次或更多次的超分辨补偿处理。

信号提取部分FPGA芯片与一片以太网物理层芯片连接，构成与雷达后续处理的衔接，以太网物理层芯片用于连接标准RJ-45接口，实现目标信号通过以太网输出。

本例主体架构只使用一片FPGA芯片和一片ADC芯片，使得本数字接收机结构简单，***体积得以减小，板卡尺寸仅为标准3U，***工作功耗比较小，硬件可靠性强。

实施例2

小型高速大动态数字接收机***整体构成和连接方式同实施例1。参考附图1，本例的数字接收机***以一片高速ADC芯片和一片FPGA芯片为基本架构，组成数模转换和信号提取两个部分。信号提取部分FPGA芯片与一片以太网物理层芯片连接，构成与雷达后续处理的衔接，以太网物理层芯片用于对目标信号通过以太网输出的物理层实现。

本例中，模数转换部分ADC芯片采用E2V公司的EV10AQ190芯片，信号提取部分FPGA芯片采用Xilinx公司的VIRTEX-6系列XC6VLX315T芯片。

EV10AQ190芯片内部集成了4路10-bit ADC cores，在四通道模式下，可实现每通道最高采样率1.25Gsps；双通道模式下，可实现每通道最高采样率2.5Gsps；在单通道模式下，可实现最高采样率5Gsps；EV10AQ190芯片支持最大500mVpp（full scale）差分模拟信号输入；单时钟最大2.5GHz输入，内部的clock divider将输入时钟二分频作为每通道的采样时钟；EV10AQ190芯片的四路数字信号均为LVDS DDR数据输出模式；具有SPI数字接口，通过读写ADC内部的寄存器来实现ADC的工作模式选择、增益控制、偏移控制、相位控制、二进制或者格雷码选择控制、测试模式选择等；EV10AQ190芯片由3.3V、1.8V（输出）供电，每个通道功耗1.4W；全速采样时误码率低至10^-16；工业级EV10AQ190芯片的温度范围能从-40℃到110℃。EV10AQ190芯片的这些特点使其能够在较低的功耗下实现较高的采样性能。

XC6VSX315T芯片内部集成了314880个逻辑单元（Logic Cells）、5090Kb的分布式RAM存储器、25.3Mb的块RAM存储器、1344个数字信号处理逻辑单元（DSP48E1Slices）、720个输入输出（I/O）管脚和24个吉比特收发器资源。因此XC6VSX315T芯片非常适合复杂时序逻辑的设计与数字信号处理，能够实时完成本发明中的数据格式转换，两级FIFO，4096点FFT，超分辨率估计和补偿处理，实现对频带内的信号进行检测，分选，然后提取出一个或者多个目标信号。

实施例3

小型高速大动态数字接收机***整体构成和连接方式同实施例2。EV10AQ190芯片可以有四通道工作模式、双通道工作模式和单通道工作模式，不同的工作模式是通过与FPGA相连的SPI数字接口来控制。

本例中EV10AQ190芯片使用交替采样技术，使芯片的A、B、C、D四个通道交替采样一路模拟信号，实现高达4Gsps的采样率并且采样位宽达到10bit。使用LVDS DDR数据输出模式，将随路时钟降低一半，利于后端FPGA对数据的接收。EV10AQ190芯片具有较高的信噪比，全速采样时的误码率低至10^-16，保证了信号采样的准确性。EV10AQ190芯片还具有极大的工业级温度范围，使得本接收机可以工作在很多种环境下。

实施例4

本发明还是一种小型高速大动态数字接收机实现方法，该方法在小型高速大动态数字接收机***上实现，小型高速大动态数字接收机***同实施例1-3，参见附图4小型高速大动态数字接收机提取一个目标信号的实现方法具体步骤如下：

步骤一：对雷达原始信号进行模数转换。

1a模数转换部分通过使用变压器将四个SMA接口输入的单端模拟信号转换为差分模拟信号，然后接入模数转换部分EV10AQ190芯片的四个输入通道。

1b模数转换部分EV10AQ190芯片对接收到的模拟信号进行采样及数字化转换，得到4路10bit位宽1GHz速率的差分数字信号，然后把这4路差分数字信号通过差分信号线发送给信号提取部分FPGA芯片的逻辑功能模块。

步骤二：大动态宽带接收，XC6VSX315T芯片对接收到的4路10bit位宽1GHz速率的差分数字信号进行差分转单端、串并转换，通过两级FIFO降低速率，第二级的16个FIFO分别以250MHz速率输出10bit的4096个数据。

2a XC6VSX315T芯片采用内嵌的高级SelectIO资源ISERDES串并转换器来对接收到的差分数字信号进行差分转单端和串并转换，同时按顺序把4路数据合并到1路，得到1路40bit位宽1GHz速率的数据。

2b将ISERDES串并转换器输出的1路40bit位宽1GHz速率数据按1024个数分组，连续循环存进4个宽度为40bit深度为1024的FIFO，4个FIFO分别以40bit位宽250MHz速率读取数据，并再分别连续循环存进4个宽度为40bit深度为1024的FIFO，最后分别从这16个FIFO中以250MHz数据率读出10bit的4096个数据。

步骤三：对16个FIFO读出的数据分别进行4096点的FFT，把时域的信号转换到频域，以便在频域中进行超分辨估计和补偿处理。

步骤四：超分辨补偿处理，在XC6VSX315T芯片内利用超分辨补偿处理对对FFT输出的数据进行操作，提取得到一个所需的数字目标信号。

4a利用超分辨率估计得到最大振幅m1以及其对应的频率f1，并存储超分辨补偿矩阵。超分辨率估计方法的步骤为：第一步、找到最高幅值a以及对应的频率点m；第二步、判断最高幅值左右两侧频率点对应幅值b，c的大小，若b>c，执行第三步，反之，执行第四步；第三步、R=|a|/|b|，α=1/(1+R)，此时超分辨率估计信号最大幅度所对应的位置为n=8×(m-1)+round(a×8)，既频率为f1=n×[4GHz/4096]/8；第四步、R=|a|/|c|，α=1/(1+R)；此时超分辨率估计信号最大幅度所对应的位置为n=8×(m-1)-round(a×8)，既频率为f1=n×[4GHz/4096]/8。

4b首先判断条件m1是否大于事先设定的信号阈值，事先设定的信号阈值一般取比实际信号最大峰值小10db的信号值，以此判断信号是否为检测信号，如果m1大于阈值，进行第二个判定：实际信号频率和估计频率f1的差值是否在频率分辨率1MHz内，这是为了确定信号是实际信号还是干扰信号，如果差值在频率分辨率1MHz内，则信号为第一个检测信号（d1），否则，它被认定为第一个虚警信号（fa1），如果m1小于阈值，则该信号被漏过。

步骤五：数字目标信号输出，把信号提取部分XC6VSX315T芯片得到的一个数字目标信号通过千兆以太网输出，该输出目标信号用于后续的雷达处理。

本例通过大动态宽带接收及超分辨估计处理，使得数字接收机的采样位宽达到10bit，采样率达到4GHz；通过超分辨估计处理使得信号分辨率能够达到1MHz。

实施例5

小型高速大动态数字接收机实现方法同实施例4，参见附图5小型高速大动态数字接收机提取两个目标信号的超分辨补偿处理具体步骤如下：

4a利用超分辨率估计得到最大振幅m1以及其对应的频率f1，并存储超分辨补偿矩阵。

4b首先判断条件m1是否大于事先设定的信号阈值，以此判断信号是否为检测信号，如果m1大于阈值，进行第二个判定：实际信号频率和估计频率f1的差值是否在频率分辨率1MHz内，这是为了确定信号是实际信号还是干扰信号，如果差值在频率分辨率1MHz内，则信号为第一个检测信号（d1），否则，它被认定为第一个虚警信号（fa1），如果m1小于阈值，则该信号被漏过，附图5中漏过信号标注为丢失信号。

4c采用补偿处理从第一信号中减去对应的补偿矢量，既从4096点FFT的输出中移除第一信号的旁瓣和干扰，接下来重复步骤4b得到第二个检测信号。

本例通过超分辨补偿处理，使得数字接收机能够在检测到第一个信号之后减去信号的补偿矢量，然后继续检测第二个目标信号，克服了现有接收机只能接收一个目标信号的缺点，使本***的使用范围更广，可适应性增强。

实施例6

小型高速大动态数字接收机实现方法同实施例4-5，小型高速大动态数字接收机提取三个目标信号的超分辨补偿处理具体步骤同实施例5，只是在进行步骤4c时，采用补偿处理从第二信号中减去对应的补偿矢量，既从4096点FFT的输出中移除第二信号的旁瓣和干扰，接下来重复步骤4b得到第三个检测信号。本发明通过超分辨补偿处理，使得数字接收机能够在检测到前两个目标信号之后减去这两个信号的补偿矢量，然后继续检测第三个目标信号，本发明可以兼容更多不同的雷达***，使用范围更加广泛，可适应性更强。

简而言之，本发明提供了一种小型高速大动态数字接收机***与方法。本发明的接收机***包括模数转换部分和信号提取部分，模数转换部分采用一片ADC芯片，ADC芯片的输入与SMA接口连接，输出与FPGA芯片的逻辑功能模块相连；信号提取部分包括一片FPGA芯片，FPGA芯片包括且依次相连有数据转换模块、两级FIFO模块、FFT模块和超分辨补偿模块；信号提取部分之后连接千兆以太网进行数据输出。本发明的实现方法是通过ADC芯片实现对雷达采集的模拟信号进行模数转换，通过FPGA芯片实现大动态宽带接收和超分辨补偿处理，对频带内的信号进行检测、分选，并提取出一个或多个目标信号。本发明具有结构简单、体积小、功耗低和硬件可靠性强的优点，能够达到10bit采样位宽，4GHz采样率，并且能够同时提取一个或多个目标信号，可应用于雷达对抗、遥感等多个领域。

Claims (8)

1.一种小型高速大动态数字接收机***，包括模数转换部分和信号提取部分，其特征在于，所述的模数转换部分采用一片高速数字信号采集ADC芯片实现对雷达采集的模拟信号进行模数转换，雷达天线接收到的中频信号通过SMA接口和ADC芯片相连；所述的信号提取部分采用一片数字信号处理FPGA芯片实现信号提取，ADC芯片的输出通过48条数据线直接接入到FPGA的逻辑功能模块，FPGA芯片输出的一个或多个数字目标信号通过千兆以太网输出，该输出信号用于雷达后续处理。

2.根据权利要求1所述的小型高速大动态数字接收机***，其特征在于，所述的模数转换部分中四个SMA接口分别连接四个变压器，然后都并行接入一片高速数字信号采集ADC芯片的四个输入通道，相应的ADC芯片的四个输出通道与FPGA芯片的逻辑功能模块相连；所述的信号提取部分FPGA芯片包括且依次相连有数据转换模块、两级FIFO模块、FFT模块和超分辨补偿模块，第一级FIFO模块包括4个相同的FIFO子模块，每一个FIFO子模块又分别连接有各自的4个二级FIFO子模块。

3.根据权利要求2所述的小型高速大动态数字接收机***，其特征在于，所述的超分辨补偿模块按照数据处理流程方向依次连接有查找表模块、比较模块、存储模块和输出模块，如果输出为两个或两个以上目标信号时，在比较模块之后还接有补偿模块，补偿模块的输出接到查找表模块。

4.根据权利要求1所述的小型高速大动态数字接收机***，其特征在于，所述的信号提取部分FPGA芯片与一片以太网物理层芯片连接，构成与雷达后续处理的衔接，以太网物理层芯片用于连接标准RJ-45接口，实现目标信号通过以太网输出。

5.根据权利要求1或2或3或4所述的小型高速大动态数字接收机***，其特征在于，所述的模数转换部分ADC芯片采用E2V公司的EV10AQ190芯片，所述的信号提取部分FPGA芯片采用Xilinx公司的VIRTEX-6系列XC6VSX315T芯片。

6.一种小型高速大动态数字接收机实现方法，其特征在于，其具体步骤如下：

步骤1对雷达原始信号进行模数转换

1a模数转换部分通过使用变压器将四个SMA接口输入的单端模拟信号转换为差分模拟信号，然后接入模数转换部分ADC芯片的四个输入通道；

1b模数转换部分ADC芯片对接收到的模拟信号进行采样及数字化转换，得到4路10bit位宽1GHz速率的差分数字信号，然后把这4路差分数字信号通过差分信号线发送给信号提取部分FPGA芯片的逻辑功能模块；

步骤2大动态宽带接收，FPGA芯片对接收到的4路10bit位宽1GHz速率的差分数字信号进行差分转单端、串并转换，通过两级FIFO降低速率，第二级的16个FIFO分别以250MHz速率输出10bit的4096个数据；

步骤3进行FFT运算，对16个FIFO输出的数据分别进行4096点的FFT；

步骤4超分辨补偿处理，对FFT输出的数据进行超分辨补偿操作，分别提取得到一个或多个所需的数字目标信号；

步骤5数字目标信号输出，把信号提取部分FPGA芯片得到的一个或多个数字目标信号通过千兆以太网输出，该输出目标信号用于后续的雷达处理。

7.根据权利要求6所述的小型高速大动态数字接收机实现方法，其特征在于，步骤2中的大动态宽带接收过程包括：

2a FPGA芯片采用内嵌的高级SelectIO资源ISERDES串并转换器来对接收到的差分数字信号进行差分转单端和串并转换，同时按顺序把4路数据合并到1路，得到1路40bit位宽1GHz速率的数据；

2b将ISERDES串并转换器输出的1路40bit位宽1GHz速率数据按1024个数分组，连续循环存进4个宽度为40bit深度为1024的FIFO，4个FIFO分别以40bit位宽250MHz速率读取数据，并再分别连续循环存进4个宽度为40bit深度为1024的FIFO，最后分别从这16个FIFO中以250MHz数据率读出10bit的4096个数据。

8.根据权利要求7所述的小型高速大动态数字接收机实现方法，其特征在于，步骤4所述的超分辨补偿处理具体步骤如下：

4a利用超分辨率估计得到最大振幅m1以及其对应的频率f1，并存储超分辨补偿矩阵；

4b首先判断条件m1是否大于事先设定的信号阈值，以此判断信号是否为检测信号，如果m1大于阈值，进行第二个判定：实际信号频率和估计频率f1的差值是否在频率分辨率1MHz内，这是为了确定信号是实际信号还是干扰信号，如果差值在频率分辨率1MHz内，则信号为第一个检测信号，否则，它被认定为第一个虚警信号，如果m1小于阈值，则该信号被漏过；

4c采用补偿处理从第一信号中减去对应的补偿矢量，从4096点的FFT输出中移除旁瓣和毛刺，接下来重复4a和4b得到第二个检测信号；

4d如果需要则多次重复步骤4c得到多个目标信号。

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