CN103700397A

CN103700397A - Sram存储单元、sram存储单元写操作方法及sram存储器

Info

Publication number: CN103700397A
Application number: CN201310674701.9A
Authority: CN
Inventors: 赵立新; 董小英; 俞大立; 乔劲轩
Original assignee: Galaxycore Shanghai Ltd Corp
Current assignee: Galaxycore Shanghai Ltd Corp
Priority date: 2013-12-11
Filing date: 2013-12-11
Publication date: 2014-04-02
Anticipated expiration: 2033-12-11
Also published as: CN103700397B

Abstract

本发明公开了一种SRAM存储单元、SRAM存储单元写操作方法及SRAM存储器。所述SRAM存储单元包括：数据锁存器、选择控制器、第一传输管及第二传输管，所述选择控制器与所述数据锁存器的电源相连，用于控制所述数据锁存器的电源与电源电压相连或者与地电平相连。所述写操作方法包括：在对所述SRAM存储单元进行写操作之前，对所述SRAM存储单元清零，使第一存储节点和第二存储节点放电至地电平。本发明可以提高SRAM存储单元写操作的可靠性，降低写操作时的瞬时功耗。

Description

SRAM存储单元、SRAM存储单元写操作方法及SRAM存储器

技术领域

本发明涉及半导体技术领域，尤其涉及一种SRAM存储单元、一种SRAM存储单元写操作方法以及一种SRAM存储器。

背景技术

半导体存储器根据存储数据的方式不同，可分为随机存取存储器（RAM）和只读存储器（ROM）两大类。随机存取存储器（RAM）又可分为静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）。与DRAM相比，SRAM具有更快的读写速度。而且SRAM不需要周期性刷新存储的信息，其设计和制造相对简单。

存储单元是SRAM存储器中最基本、最重要的组成部分，占据了整个SRAM存储器面积的大部分。存储单元的稳定性决定了存储器的数据可靠性。

主流的SRAM存储单元为六晶体管单元（6T）。如图1所示，所述6T存储单元具有对称性，由6个MOS管组成。其中MOS管M1～M4构成两个交叉耦合的反相器，用来锁存存储节点

的信号。MOS管M5、M6是传输管，它们在对SRAM存储器进行读/写操作时起到将所述存储单元与位线连接或断开的作用。

所述SRAM存储单元一共有3个状态，分别为：读、写和数据保持。

读数据时，位线

首先被充电至高电平，然后把字线WL充到高电平，使传输管M5/M6导通，存储节点bit/bit＿向位线

放电，使一根位线电压下降ΔV而另一个位线保持高电平不变，灵敏放大器放大这个电压差ΔV使数据被读出。

写数据时，先根据要写的数据将某一根位线预充至高电平，同时另一根位线放电到地电平。然后使字线WL充电至高电平，导通传输管M5/M6，位线向存储节点bit/bit＿充放电。这时要保证充/放电电流要大于下/上拉路径电流，使存储节点bit/bit＿的电压足以使反相器反转的程度，否则就是一次失败的写入（fail write）。

现有技术中通过各MOS管的尺寸设计，使各MOS管存在一定的强弱关系以确保数据的成功写入。而一旦各MOS管充放电能力强弱发生改变，则数据仍可能写入错误。

发明内容

本发明所要解决的技术问题是如何提高SRAM存储单元写操作的可靠性。

为了解决上述问题，本发明提供了一种SRAM存储单元，包括：

数据锁存器，所述数据锁存器包括第一存储节点和第二存储节点；

选择控制器，所述选择控制器与所述数据锁存器的电源相连，用于控制所述数据锁存器的电源与电源电压相连或者与地电平相连；

第一传输管，所述第一传输管位于第一位线与所述第一存储节点之间；

第二传输管，所述第二传输管位于第二位线与所述第二存储节点之间；

所述第一传输管的栅极和所述第二传输管的栅极均与字线相连。

可选地，所述选择控制器受控于所述SRAM存储单元的写控制信号，使所述数据锁存器的电源在所述写控制信号有效前与地电平相连，在写控制信号有效时与电源电压相连。

可选地，所述选择控制器受控于复位控制信号；所述复位控制信号有效，所述选择控制器使所述数据锁存器的电源与地电平相连，所述复位控制信号无效，所述选择控制器使所述数据锁存器的电源与电源电压相连。

可选地，所述SRAM存储单元为标准6T存储单元；

所述数据锁存器包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦接；

所述第一反相器包括：第一PMOS晶体管和第一NMOS晶体管；

所述第二反相器包括：第二PMOS晶体管和第二NMOS晶体管；

所述数据锁存器的电源包括：所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极。

本发明还提供了一种SRAM存储单元写操作方法，适用于上述SRAM存储单元，包括：

在对所述SRAM存储单元进行写操作之前，对所述SRAM存储单元清零，使所述第一存储节点和所述第二存储节点放电至地电平。

可选地，所述对所述SRAM存储单元清零包括：

将所述第一位线和所述第二位线与地电平相连；

将所述数据锁存器的电源与地电平相连；

将所述字线与电源电压相连。

可选地，所述对所述SRAM存储单元进行写操作包括：

将所述数据锁存器的电源与电源电压相连；

将所述第一位线和所述第二位线载入待写数据。

可选地，所述清零至少持续3ns。

本发明还提供了一种SRAM存储器，包括：上述SRAM存储单元。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在写SRAM存储单元前，先清除原存数据，将SRAM存储单元两个存储节点的电压均降到地电平，使写操作时位线送入的数据不会与原存储节点的数据存在充放电冲突，进而降低写操作时的瞬时功耗，提高SRAM存储器整体的良率。

附图说明

图1是一种现有技术的SRAM存储单元的结构示意图；

图2是本发明的SRAM存储单元一实施例的结构示意图；

图3是本发明的SRAM存储单元写操作方法一实施例的流程示意图；

图4是本发明的SRAM存储单元写操作方法一实施例的时序图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。

发明人对写入失败的情况进行了分析研究，发现：之所以写入失败，是因为写入过程中可能发生各管的充放电冲突。

由于写操作时，两根位线总是一高一低。而前一次的写操作使得SRAM存储单元中两个存储节点的电压也保持一高一低。高电平的位线向低电平的存储节点放电时，传输管和数据锁存器中的NMOS管构成一条通路，位线电压被拉低，低电平存储节点电压升高但不足以使另一NMOS管开启。低电平位线被高电平存储节点充电时，PMOS管和传输管形成一条通路，高电平存储节点电压下降至使另一PMOS管导通时，锁存器存储状态切换，写入完成。在这个过程中，有一段时间PMOS、NMOS管同时导通，存在静态电流。而且对6个管子能力强弱要求严格，才能使各管按正确的电流走向依次导通，否则就会写入错误。

因此，发明人提供了一种新的写入方法，能有效避免写入过程中的充放电冲突，提高写入可靠性。

为了解决背景技术中的技术问题，本发明提供了一种SRAM存储单元。图2是本发明的SRAM存储单元一实施例的结构示意图。如图2所示，本实施例是一个标准6T存储单元，包括：由第一PMOS管M3、第一NMOS管M1、第二PMOS管M4和第二NMOS管M2交叉耦接构成的数据锁存器；第一传输管M5；第二传输管M6及选择控制器S。

所述第一PMOS管M3和所述第一NMOS管M1构成第一反相器。所述第二PMOS管M4和所述第二NMOS管M2构成第二反相器。

第一存储节点bit位于所述第一PMOS管M3的漏极和所述第一NMOS管M1的漏极之间，同时耦接至所述第二PMOS管M4的栅极和所述第二NMOS管M2的栅极之间。

第二存储节点bit＿位于所述第二PMOS管M4的漏极和所述第二NMOS管M2的漏极之间，同时耦接至所述第一PMOS管M3的栅极和所述第一NMOS管M1的栅极之间。

所述第一传输管M5位于所述第一存储节点bit与第一位线BL之间。

所述第二传输管M6位于所述第二存储节点bit＿与第二位线

之间。

所述第一传输管M5的栅极和所述第二传输管的栅极M6均与字线WL相连。

所述数据锁存器的电源latch（即所述第一PMOS管M3的源极和所述第二PMOS管M4的源极）连接所述选择控制器S。

所述选择控制器S控制所述数据锁存器的电源latch接入电源电压VDD或者接入地电平。

本实施例中，所述选择控制器S受控于复位控制信号RST。所述复位控制信号RST有效时，开始清零原存数据。具体地，所述第一位线BL和所述第二位线

被送入地电平，所述选择控制器S将所述数据锁存器的电源latch与地电平相连，所述字线WL被送入电源电压VDD。所述复位控制信号RST无效时，所述选择控制器S将所述数据锁存器的电源latch与电源电压VDD相连，使新的数据可以写入。本领域技术人员可以理解，本实施例的SRAM存储单元在写入操作前，增加了清零原存数据的步骤，所以，在其他实施例中，所述选择控制器S还可受控于所述SRAM存储单元的写控制信号（图未示），使所述数据锁存器的电源latch在所述写控制信号有效前与地电平相连，在写控制信号有效时与电源电压VDD相连。

本实施例的SRAM存储单元能在写操作前，清零原存数据，进而有效避免写入过程中各管间的充放电冲突。

需要说明的是，本领域技术人员可以理解，虽然本实施例的SRAM存储单元是标准6T单元，但不应理解为对SRAM存储单元的限定。在其他实施例中，其他类型的SRAM存储单元，比如：4T、8T等，皆适用本发明。

相应地，本发明还提供了一种SRAM存储单元写操作方法。图3是本发明的SRAM存储单元写操作方法一实施例的流程示意图。如图3所示，本实施例包括以下步骤：

执行步骤101，对SRAM存储单元清零，使第一存储节点和所述第二存储节点放电至地电平。

具体地，可以先将所述第一位线BL和所述第二位线

与地电平相连。再将所述数据锁存器的电源latch与地电平相连，使所述第一存储节点的电压和所述第二存储节点的电压持续下降。最后将所述字线WL与电源电压VDD相连，以导通所述第一传输管M5和所述第二传输管M6。导通后，所述第一位线BL的地电平和所述第二位线

的地电平将分别写入所述第一存储节点和所述第二存储节点。

具体地，所述清零至少持续3ns，以确保所述第一存储节点的电压和所述第二存储节点的电压已降至地电平，原存数据被清零。

之后执行步骤102，对SRAM存储单元进行写操作。

具体地，可以将所述数据锁存器的电源latch与电源电压VDD相连。接着，将所述第一位线BL和所述第二位线载入待写数据，开始写操作。

本实施例在写操作之前先将原存数据清零，在清零后的写操作过程中不会出现充放电冲突，降低了写入时的瞬时功耗，提高了写入SRAM存储单元的可靠性，进而提高了SRAM存储器整体的良率。

图4是本发明的SRAM存储单元写操作方法一实施例的时序图。下面结合图4说明图2所示实施例的工作过程。

对图2所示的SRAM存储单元进行写操作之前，先对所述SRAM存储单元清零。

图4虚线a处于SRAM存储单元的清零阶段，所述清零包括：将所述第一位线BL和所述第二位线

与地电平相连（图未示）。将数据锁存器的电源latch接地电平（即V（latch）波形）。将字线WL接高电平（即V（WL）波形）。

图中可见，第一存储节点bit和第二存储节点bit＿的电压被迅速降至地电平（即V（bit）波形和V（bit＿）波形），原存数据被清零。

之后，第一存储节点bit和第二存储节点bit＿的电压为地电平的状态保持了一端时间后，进入SRAM存档单元的写入阶段。将数据锁存器的电源latch接入高电平，将字线WL接入高电平，第一位线BL和第二位线根据写入的数据分别输入一高一低两个电压（图未示）。最终，要写入的数据在第一存储节点bit和第二存储节点bit＿以一高一低的电压形式被存储起来。图4虚线b处示出了写入完成后，第一存储节点bit和第二存储节点bit＿的电压。如图所示，第一存储节点bit的电压为低，第二存储节点bit＿的电压为高。

本发明还提供了一种SRAM存储器（图未示），包括：上述SRAM存储单元。

需要说明的是，本发明可用于众多通用或专用的计算***环境或配置中。例如：个人计算机、服务器计算机、手持设备或便携式设备、平板型设备、多处理器***、基于微处理器的***、置顶盒、可编程的消费电子设备、网络PC、小型计算机、大型计算机、包括以上任何***或设备的分布式计算环境等。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种SRAM存储单元，其特征在于，包括：

2.根据权利要求1所述的SRAM存储单元，其特征在于，所述选择控制器受控于所述SRAM存储单元的写控制信号，使所述数据锁存器的电源在所述写控制信号有效前与地电平相连，在写控制信号有效时与电源电压相连。

3.根据权利要求1所述的SRAM存储单元，其特征在于，所述选择控制器受控于复位控制信号；所述复位控制信号有效，所述选择控制器使所述数据锁存器的电源与地电平相连，所述复位控制信号无效，所述选择控制器使所述数据锁存器的电源与电源电压相连。

4.根据权利要求1所述的SRAM存储单元，其特征在于，所述SRAM存储单元为标准6T存储单元；

所述第一反相器包括：第一PMOS晶体管和第一NMOS晶体管；

所述第二反相器包括：第二PMOS晶体管和第二NMOS晶体管；

5.一种SRAM存储单元写操作方法，适用于权利要求1～4中任一权利要求所述的SRAM存储单元，其特征在于，包括：

6.根据权利要求5所述的SRAM存储单元写操作方法，其特征在于，所述对所述SRAM存储单元清零包括：

将所述第一位线和所述第二位线与地电平相连；

将所述数据锁存器的电源与地电平相连；

将所述字线与电源电压相连。

7.根据权利要求5所述的SRAM存储单元写操作方法，其特征在于，所述对所述SRAM存储单元进行写操作包括：

将所述数据锁存器的电源与电源电压相连；

将所述第一位线和所述第二位线载入待写数据。

8.根据权利要求5所述的SRAM存储单元写操作方法，其特征在于，所述清零至少持续3ns。

9.一种SRAM存储器，其特征在于，包括：权利要求1～4中任一权利要求所述的SRAM存储单元。