CN103700395B - 存储器单元 - Google Patents

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Abstract

本发明涉及存储器单元。本发明实施例提供SRAM单元以及包括所述SRAM单元的SRAM单元阵列。根据本发明实施例的SRAM单元包括上拉晶体管和下拉晶体管，从而在进行读出操作时不需要对预先读出位线进行预充电。采用本发明的方法，可以抑制漏电流的产生，从而降低SRAM芯片的功耗。

Description

存储器单元
技术领域
本发明涉及电路技术，更具体地说，涉及存储器单元。
背景技术
静态随机访问存储器（SRAM）的是一种重要的存储器类型。SRAM的典型配置包括SRAM单元和灵敏放大器。SRAM单元是SRAM芯片中存储逻辑值的基本单元。SRAM单元本身的驱动能力有限，达不到驱动后级逻辑电路的要求。使用灵敏放大器（sense amplifier）对SRAM单元输出的信号进行处理。灵敏放大器的驱动能力更强，因此能够驱动后级逻辑电路。灵敏放大器通常由多个SRAM单元复用
图1是传统的SRAM单元的结构。其中，逻辑值存储在由M1、M2、M3和M4构成的电路中，该部分构成核心存储电路。WWL用来通过控制晶体管M5和M6选中该SRAM单元进行写入操作。WBL和/WBL用来向SRAM单元输入要写入的值。该部分构成写入相关电路。RAWL用来通过控制晶体管M8来选中该SRAM单元进行读出操作。RBL用来读出SRAM单元所存储的值。如果SRAM单元中所存储的值对应于在RBL上产生低电平，则M7被核心存储电路的输出节点NC处的高电平导通。如果SRAM单元中所存储的值对应于在RBL上产生高电平，则M7被节点NC处的低电平截止。该部分构成读出相关电路。
在上述结构中，RBL是预充电到高电平的。也就是说，除非需要输出低电平，否则RBL上总是高电平。在读出操作时，对RBL的预充电停止。然后M8被RWL上的高电平导通以便选中该SRAM单元。在M7也被导通的情况下，形成从RBL到参考电平的通路，从而将RBL上的电平从高电平下拉到低电平。在读出操作结束后，M8被RWL上的低电平截止，并且预充电电路重新连接到RBL，则RBL恢复高电平。在M7截止的情况下，RBL和参考电平之间也未形成通路，从而RBL仍然保持高电平。在读出操作结束后，M8被RWL上的低电平截止，并且预充电电路重新连接到RBL，RBL上依然为高电平。
本领域技术人员可以理解，即使在晶体管截止的时候，由于晶体管源极和漏极之间的电势差，也会有微弱的电流在源极和漏极之间流动。这种微弱的电流称为漏电流。漏电流的大小与源极和漏极之间的电势差的大小有关，也与晶体管沟道的尺寸有关。为了使得RBL在需要输出低电平时快速地从高电平变为低电平，M8的沟道尺寸往往比较大，以便快速地形成RBL到参考电平的通路。然而，大尺寸的M8也意味着M8存在较大的漏电流。如前所述，M7是否导通取决于SRAM单元中所存储的逻辑值。假设SRAM单元中存储逻辑值0和逻辑值1的概率各为50%，则M7有一半的时间都是导通的。相应地，在SRAM单元的一半工作时间中，都有较大的漏电流从RBL流到参考电平。虽然漏电流比工作电流小很多，但是由于漏电流是一直存在的，所以对功耗的影响也不能忽视。
因此，需要有一种新的技术方案来改善SRAM单元的漏电流性能。
发明内容
本发明实施例提供SRAM单元和包括所述SRAM单元的SRAM单元阵列。
根据本发明实施例的SRAM单元包括核心存储电路和写入相关电路，所述SRAM单元进一步包括：第一晶体管（M11）、第二晶体管（M12）和第三晶体管（M32），其中：所述第一晶体管的源极和漏极的一个连接到工作电平，另一个连接到中间输出节点（IOUT），所述第二晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述中间输出节点，所述第一晶体管和第二晶体管的栅极连接到所述核心存储电路的输出节点（NC），所述第一晶体管和第二晶体管中的一个是N型晶体管，另一个是P型晶体管；所述第三晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线（RBL），所述第三晶体管的栅极连接到读出字线。
其中所述第一晶体管的源极和漏极的一个通过第四晶体管（M21）连接到所述工作电平，其中所述第四晶体管的源极和漏极中的一个连接到所述第一晶体管的源极和漏极的一个，所述第四晶体管的源极和漏极中的另一个连接到所述工作电平，所述第四晶体管的栅极连接到第一读出控制信号（VVDD_C），该信号在对所述SRAM单元进行读出操作期间使得所述第四晶体管导通。
其中所述第二晶体管的源极和漏极的一个通过第五晶体管（M22）连接到所述参考电平，其中所述第五晶体管的源极和漏极中的一个连接到所述第二晶体管的源极和漏极的述一个，所述第五晶体管的源极和漏极中的另一个连接到所述参考电平，所述第四晶体管的栅极连接到第二读出控制信号（VGND_C），该信号在对所述SRAM单元进行读出操作期间使得所述第五晶体管导通。
其中所述第四晶体管的沟道尺寸大于所述第一、第二和第三晶体管的沟道尺寸。
所述SRAM单元进一步包括第六晶体管（M31），所述第六晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线（RBL），所述第六晶体管的栅极连接到读出字线的反相信号；其中所述第三晶体管和所述第六晶体管中的一个是N型晶体管，另一个是P型晶体管。
根据本发明实施例的一种SRAM单元阵列，包括多个SRAM单元，其中所述SRAM单元包括核心存储电路和写入相关电路，所述SRAM单元进一步包括：第一晶体管（M11）、第二晶体管（M12）和第三晶体管（M32），其中：所述第一晶体管的源极和漏极的一个连接到工作电平，另一个连接到中间输出节点（IOUT），所述第二晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述中间输出节点，所述第一晶体管和第二晶体管的栅极连接到所述核心存储电路的输出节点（NC），所述第一晶体管和第二晶体管中的一个是N型晶体管，另一个是P型晶体管；所述第三晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线（RBL），所述第三晶体管的栅极连接到读出字线。
其中所述第三晶体管是N型晶体管，所述SRAM单元进一步包括第七晶体管（M41）和反相器，其中所述第七晶体管的源极和漏极中的一个连接到工作电平，另一个连接到所述反相器的输入，所述反相器的输出连接到所述第七晶体管的栅极，所述反相器的输入进一步连接到所述读出位线。
其中所述第三晶体管是P型晶体管，所述SRAM单元进一步包括第八晶体管（M42）和反相器，其中所述第八晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述反相器的输入，所述反相器的输出连接到所述第八晶体管的栅极，所述反相器的输入进一步连接到所述读出位线。
其中所述第一晶体管的源极和漏极的一个通过第四晶体管（M21）连接到所述工作电平，其中所述第四晶体管的源极和漏极中的一个连接到所述第一晶体管的源极和漏极的一个，所述第四晶体管的源极和漏极中的另一个连接到所述工作电平，所述第四晶体管的栅极连接到第一读出控制信号（VVDD_C），该信号在对所述SRAM单元进行读出操作期间使得所述第四晶体管导通。
其中所述第二晶体管的源极和漏极的一个通过第五晶体管（M22）连接到所述参考电平，其中所述第五晶体管的源极和漏极中的一个连接到所述第二晶体管的源极和漏极的一个，所述第五晶体管的源极和漏极中的另一个连接到所述参考电平，所述第四晶体管的栅极连接到第二读出控制信号（VGND_C），该信号在对所述SRAM单元进行读出操作期间使得所述第五晶体管导通。
其中所述第四晶体管的沟道尺寸大于所述第一、第二和第三晶体管的沟道尺寸。
根据本发明实施例提供的技术方案，可以抑制漏电流，从而降低SRAM芯片的功耗。
附图说明
通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
图1是SRAM单元的典型电路。
图2、图3、图4A、图4B、图5和图6是根据本发明实施例的SRAM单元的示意图。
具体实施方式
下面参照附图，结合具体实施例对本发明进行描述。这样的描述仅仅出于说明目的，而不意图对本发明的范围进行限制。仅以举例说明的目的给出附图并因此没有按比例绘制。此外，当第一元件被描述为与第二元件相连时，第一元件不仅可以直接与第二元件相连，而且还可以借助第三元件间接地与第二元件相连。进一步地，为了清楚，省略了对完全理解本发明不必要的一些元件。在附图中，相似和相应的元件由相似的附图标记代表。
本领域技术人员可以理解，在数字电路中，电平和器件类型具有对称的关系。例如，N型晶体管的导通电平是高电平，P型晶体管的导通电平是低电平。因此，在下面的描述中所涉及的对高低电平的条件，均可以通过对相关器件的类型进行改变而进行变化。此外，也可以通过增加额外的器件对所示条件进行变化。例如对于高电平导通的N型晶体管，如果在N型晶体管的栅极与输入信号之间增加非门器件，那么该晶体管可以在输入信号为低电平时导通。这些变形均等同于以下所描述的本发明的实施例并且落入本专利的保护范围。
图2示出了根据本发明实施例的SRAM单元的结构图。在图2中，核心存储电路和写入相关电路可以与图1中的对应部分一样。本领域技术人员也可以采用其他的替代方案来实现所述核心存储电路和写入相关电路。
如图2所示，核心存储电路的输出NC连接到晶体管M11和晶体管M12的栅极，M11的源极和漏极中的一个连接到工作电平，另一个连接到节点IOUT。M12的源极和漏极中的一个连接到节点IOUT，另一个连接到参考电平。晶体管M11和M12中的一个是N型晶体管，另一个是P型晶体管。在图2中假设M11是P型晶体管而M12是N型晶体管。晶体管M32的源极和漏极中的一个连接到节点IOUT，另一个连接到RBL。晶体管M32的栅极连接到RWL。
在进行读出操作时，晶体管M32导通。此时，如果节点NC为低电平，则M11导通而M12截止，形成从工作电平经M11和M32到RBL的导电通路，从而将RBL上拉到高电平。如果节点NC为高电平，则M12导通而M11截止，形成从RBL经M32和M12到参考电平的导电通路，从而将RBL下拉到低电平。
与图1所示的结构不同，在如图2所示的结构中，RBL不需要预充电至高电平。这样，由M32和M12组成的串联电路两端的电势差相对于图1中由M8和M7组成的串联电路两端的电势差大大减小。如前所述，漏电流的大小与源极和漏极之间的电势差的大小有关，也与晶体管沟道的尺寸有关。在电势差比较小的情况下，即使M32的沟道尺寸比较大，也不会在RBL经由M32和M12到参考电平的这条路径上产生很大的漏电流。因此，在图1所示的结构中，既可以将晶体管M32设置为具有较大的沟道尺寸从而加快读出操作的速度，又可以减小漏电流。类似地，由于RBL也没有预充电至低电平，因此即使M32的沟道尺寸比较大，也不会在工作电平经由M11和M32到RBL的这条路径上产生很大的漏电流。
一般来说，RBL是多个SRAM单元共用的。在一个SRAM单元正在从RBL上进行输出的情况下，RBL被该SRAM单元上拉到高电平或者下拉到低电平。在这种情况下，对于连接到同一条RBL的另一个SRAM单元，如果RBL上为低电平，则存在工作电平和RBL之间的电势差；如果RBL上为高电平，则存在RBL和参考电平之间的电势差。可以将由于RBL被预充电到高电平或者低电平而产生的漏电流称为静态漏电流，将由于RBL在输出SRAM单元所存储的数据时所产生的漏电流称为动态漏电流。静态漏电流只要SRAM芯片上电就一直存在，而动态漏电流只有在RBL上进行输出时才存在。
为了在图2所示的结构中进一步抑制动态漏电流，根据本发明另一个实施例的SRAM单元如图3所示。与图2中的结构相比，在图3中，晶体管M11与工作电平之间进一步连接有晶体管M21，晶体管M12与参考电平之间进一步连接有晶体管M22。其中，晶体管M21的源极和漏极中的一个连接到晶体管M11，另一个连接到工作电平。晶体管M22的源极和漏极汇总的一个连接到晶体管M12，另一个连接到参考电平。晶体管M21和M22的栅极分别连接到控制信号VVDD_C和VGND_C。
在图3所示的结构中，晶体管M21和M22只有在需要对该SRAM单元进行读出操作时才导通。这样，即使RBL由于其他SRAM单元的输出而处于低电平，由于M21、M11均未导通，因此从工作电平经由M21、M11和M32到RBL的路径上的动态漏电流也很小。类似地，即使RBL由于其他SRAM单元的输出而处于高电平，由于M22、M12均未导通，因此从RBL经由M32、M12和M22到参考电平的路径上的动态漏电流也很小。
需要注意的是，虽然在图3中示出了晶体管M21和M22，但是并不表示这两个晶体管必须同时存在。在电路面积受限的情况下，也可以只保留其中的一个，并且也可以达到减小动态漏电流的效果。此外，由于晶体管M21和M22也是在对SRAM单元进行读出操作时才导通，因此M21和M22可以具有较大的沟道尺寸，从而加快读出操作的速度。典型地，M21和M22的沟道尺寸可以是M11和M12的2-3倍。
在图2和图3所示的结构中，无论是从工作电平到RBL的上拉路径，还是从参考电平到RBL的下拉路径，都经过晶体管M32。如果晶体管M32是N型晶体管，那么在将RBL上拉到工作电平时，晶体管M32的两侧会产生比较明显的电势差。换句话说，会使得RBL上的高电平明显地小于工作电平。如果晶体管M32是P型晶体管，那么在将RBL下拉到参考电平时，晶体管M32的两侧也会产生比较明显的电势差。换句话说，会使得RBL上的低电平明显地大于参考电平。这种电平损失会导致SRAM单元的驱动能力进一步变弱。为了克服这一问题，根据本发明一个实施例的SRAM单元如图4A所示。
在图4A中，由P型晶体管M41和反相器组成正反馈电路。具体而言，M41的源极和漏极中的一个连接到RBL，另一个连接到工作电平。反相器的输入连接到RBL，输出连接到M41的栅极。如果RBL上由于SRAM单元的输出而处于高电平，则反相器将所述逻辑高电平变为逻辑低电平。只要该逻辑低电平低于将P型晶体管导通所需的低电平，则P型晶体管导通，从而进一步将RBL上拉到具有接近工作电平的高电平。由此可见，该正反馈电路有助于弥补由N型晶体管M32造成的RBL高电平驱动能力下降。如果RBL上由于SRAM单元的输出而处于低电平，由于在将RBL下拉到参考电平时N型晶体管M32两侧的电势差很小，所以RBL上的低电平已经很接近参考电平。此时，反相器的输出为高电平，使得P型晶体管截止。
在如图4A所示地引入正反馈电路后，RBL上的高电平更加接近工作电平，从而会增大RBL上为高电平时从RBL经由M32和M12到参考电平的动态漏电流。相应地，可以如图3所示地增加晶体管M22。
如前所述，如果晶体管M32是P型晶体管，会使得RBL上的低电平明显地大于参考电平，导致RBL低电平驱动能力降低。为了克服这一问题，根据本发明一个实施例的SRAM单元如图4B所示。
在图4B中，由N型晶体管M42和反相器组成正反馈电路。M42的源极和漏极中的一个连接到RBL，另一个连接到参考电平。反相器的输入连接到RBL，输出连接到M42的栅极。如果RBL上由于SRAM单元的输出而处于低电平，则反相器将所述逻辑低电平变为逻辑高电平。只要该逻辑高电平低于将N型晶体管导通所需的高电平，则N型晶体管导通，从而进一步将RBL下拉到具有接近参考电平的低电平。由此可见，该正反馈电路有助于弥补由P型晶体管M32造成的RBL低电平驱动能力下降。如果RBL上由于SRAM单元的输出而处于高电平，由于在将RBL上拉到工作电平时P型晶体管M32两侧的电势差很小，所以RBL上的高电平已经很接近参考电平。此时，反相器的输出为低电平，使得N型晶体管截止。
在如图4B所示地引入正反馈电路后，RBL上的低电平更加接近参考电平，从而会增大RBL上为低电平时从工作电平经由M11和M31到参考电平的动态漏电流。相应地，可以如图3所示地增加晶体管M21。
根据本发明另外一个实施例，可以采用如图5所示的结构来解决由晶体管M32导致的驱动能力下降的问题。与图2中的结构相比，图5中的结构增加了与晶体管M32类型不同的晶体管M31。具体而言，如果M32是N型晶体管，则M31是P型晶体管。如果M32是P型晶体管，则M31是N型晶体管。M31和M32并联地连接在节点IOUT和RBL之间，并且其栅极分别连接到互补的信号/RWL和RWL，从而使得M31和M32能够同步地导通和截止。
如果需要将RBL上拉到工作电平，此时电流的路径为工作电平、M11、M31和RBL。由于P型晶体管的空穴多，则P型晶体管两侧的电势差比较小，使得RBL的高电平更加接近工作电平。如果需要将RBL下拉到参考电平，此时电流的路径为RBL、M32、M12和参考电平。由于N型晶体管的空穴多，则N型晶体管两侧的电势差比较小，使得RBL的低电平更加接近参考电平。
在图4A和图4B所示的结构中，正反馈电路是多个SRAM单元所共用的，而图5中增加的晶体管M31是相对于每个SRAM单元设置的。因此在电路面积方面，图4A和图4B所示的结构要优于图5所示的结构。但是，图5所示的结构在功耗方面要优于图4A和图4B所示的结构，因为正反馈电路会增加动态漏电流。
下面给出了如图6所示的结构和采用如图1所示的结构关于等效功耗对比。
从上表可以看出，采用图6所示的结构，保持操作的等效功耗得到了很大的降低。之所以在读操作和写操作时等效功耗的降低不太明显，是因为读操作和写操作本身需要产生功耗，而漏电流所产生的功耗与操作本身的功耗相比比较小。
下面给出了如图6所示的结构和采用如图1所示的结构关于漏电流的对比。
由上表可以看出，写操作和保持操作时的漏电流得到了很大的降低。而之所以读操作时漏电流的降低幅度较小，是因为读操作时不存在静态漏电流，而只存在动态漏电流。
由此可见，采用根据本发明实施例的技术方案，可以显著地减小漏电流，从而显著地减小功耗。
虽然以上结合具体实施例，对本发明的各个装置进行了详细描述，但本发明并不限于此。本领域普通技术人员能够在说明书教导之下对本发明进行多种变换、替换和修改而不偏离本发明的精神和范围。应该理解，所有这样的变化、替换、修改仍然落入本发明的保护范围之内。本发明的保护范围由所附权利要求来限定。

Claims (9)

1.一种SRAM单元，包括核心存储电路和写入相关电路，所述SRAM单元进一步包括：
第一晶体管(M11)、第二晶体管(M12)和第三晶体管(M32)，其中：
所述第一晶体管的源极和漏极的一个连接到工作电平，另一个连接到中间输出节点(IOUT)，所述第二晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述中间输出节点，所述第一晶体管和第二晶体管的栅极连接到所述核心存储电路的输出节点(NC)，所述第一晶体管和第二晶体管中的一个是N型晶体管，另一个是P型晶体管；
所述第三晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线(RBL)，所述第三晶体管的栅极连接到读出字线，
其中所述第一晶体管的源极和漏极的一个通过第四晶体管(M21)连接到所述工作电平，其中所述第四晶体管的源极和漏极中的一个连接到所述第一晶体管的源极和漏极的一个，所述第四晶体管的源极和漏极中的另一个连接到所述工作电平，所述第四晶体管的栅极连接到第一读出控制信号(VVDD_C)，该信号在对所述SRAM单元进行读出操作期间使得所述第四晶体管导通。
2.如权利要求1所述的SRAM单元，其中所述第二晶体管的源极和漏极的一个通过第五晶体管(M22)连接到所述参考电平，其中所述第五晶体管的源极和漏极中的一个连接到所述第二晶体管的源极和漏极的一个，所述第五晶体管的源极和漏极中的另一个连接到所述参考电平，所述第四晶体管的栅极连接到第二读出控制信号(VGND_C)，该信号在对所述SRAM单元进行读出操作期间使得所述第五晶体管导通。
3.如权利要求1所述的SRAM单元，其中所述第四晶体管的沟道尺寸大于所述第一、第二和第三晶体管的沟道尺寸。
4.如权利要求1所述的SRAM单元，进一步包括第六晶体管(M31)，所述第六晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到 读出位线(RBL)，所述第六晶体管的栅极连接到读出字线的反相信号；
其中所述第三晶体管和所述第六晶体管中的一个是N型晶体管，另一个是P型晶体管。
5.一种SRAM单元阵列，包括多个SRAM单元，其中所述SRAM单元包括核心存储电路和写入相关电路，所述SRAM单元进一步包括：
第一晶体管(M11)、第二晶体管(M12)和第三晶体管(M32)，其中：
所述第一晶体管的源极和漏极的一个连接到工作电平，另一个连接到中间输出节点(IOUT)，所述第二晶体管的源极和漏极中的一个连接到参考电平，另一个连接到所述中间输出节点，所述第一晶体管和第二晶体管的栅极连接到所述核心存储电路的输出节点(NC)，所述第一晶体管和第二晶体管中的一个是N型晶体管，另一个是P型晶体管；
所述第三晶体管的源极和漏极中的一个连接到所述中间输出节点，另一个连接到读出位线(RBL)，所述第三晶体管的栅极连接到读出字线，
其中所述第一晶体管的源极和漏极的一个通过第四晶体管(M21)连接到所述工作电平，其中所述第四晶体管的源极和漏极中的一个连接到所述第一晶体管的源极和漏极的一个，所述第四晶体管的源极和漏极中的另一个连接到所述工作电平，所述第四晶体管的栅极连接到第一读出控制信号(VVDD_C)，该信号在对所述SRAM单元进行读出操作期间使得所述第四晶体管导通。
6.如权利要求5所述的SRAM单元阵列，其中所述第三晶体管是N型晶体管，所述SRAM单元进一步包括P型的第七晶体管(M41)和反相器，
其中所述第七晶体管的源极和漏极中的一个连接到工作电平，另一个连接到所述反相器的输入，所述反相器的输出连接到所述第七晶体管的栅极，
所述反相器的输入进一步连接到所述读出位线。
7.如权利要求5所述的SRAM单元阵列，其中所述第三晶体管是P型晶体管，所述SRAM单元进一步包括N型的第八晶体管(M42)和反相器，
其中所述第八晶体管的源极和漏极中的一个连接到参考电平，另一个连接 到所述反相器的输入，所述反相器的输出连接到所述第八晶体管的栅极，
所述反相器的输入进一步连接到所述读出位线。
8.如权利要求5所述的SRAM单元阵列，其中所述第二晶体管的源极和漏极的一个通过第五晶体管(M22)连接到所述参考电平，其中所述第五晶体管的源极和漏极中的一个连接到所述第二晶体管的源极和漏极的一个，所述第五晶体管的源极和漏极中的另一个连接到所述参考电平，所述第四晶体管的栅极连接到第二读出控制信号(VGND_C)，该信号在对所述SRAM单元进行读出操作期间使得所述第五晶体管导通。
9.如权利要求5所述的SRAM单元阵列，其中所述第四晶体管的沟道尺寸大于所述第一、第二和第三晶体管的沟道尺寸。
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