CN103681856A - 无结半导体器件、其制造方法以及包括该器件的设备 - Google Patents

无结半导体器件、其制造方法以及包括该器件的设备 Download PDF

Info

Publication number
CN103681856A
CN103681856A CN201310205396.9A CN201310205396A CN103681856A CN 103681856 A CN103681856 A CN 103681856A CN 201310205396 A CN201310205396 A CN 201310205396A CN 103681856 A CN103681856 A CN 103681856A
Authority
CN
China
Prior art keywords
active area
semiconductor device
substrate
impurity
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310205396.9A
Other languages
English (en)
Inventor
闵景奎
刘敏秀
权一雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103681856A publication Critical patent/CN103681856A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7857—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET of the accumulation type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种无结半导体器件、其制造方法以及包括该器件的设备。具有埋入式栅极的半导体器件的源极、漏极和主体掺有相同类型的杂质，因而该无结半导体器件不包括位于源极与主体之间或位于主体与漏极之间的PN结。结果，减小了由GIDL导致的漏电流，从而改善了半导体器件的操作特性，而且使电流流动区的尺寸增大，因而使操作电流增大。

Description

无结半导体器件、其制造方法以及包括该器件的设备
技术领域
本发明涉及包括埋入式栅极的半导体器件，更具体地说，涉及如下具有埋入式栅极的半导体器件：该半导体器件不包括位于源极与主体之间或位于主体与漏极之间的PN结。
背景技术
通常，在受导电率影响的材料中，半导体属于导体与非导体之间的种类的材料。尽管纯半导体类似于非导体，但半导体的导电率借助杂质注入或其它处理而提高。利用杂质注入和/或导体连接，将半导体用于形成半导体器件。半导体器件的典型实例是半导体存储器件。
半导体存储器件包括多个晶体管。晶体管具有三个区域，即，栅极、源极和漏极。电荷根据输入晶体管栅极的控制信号（电压大小）而在源极与漏极之间移动。电荷根据半导体器件的特性和操作经由形成在栅极下方的沟道区而在源极与漏极之间移动。
通常，制造晶体管的方法包括：在半导体基板上形成栅极，并向半导体基板的位于栅极两侧的部分掺入杂质，由此形成源极和漏极。在这种情况下，将位于源极与漏极之间并位于栅极下方的区域用作晶体管的沟道区。如果采用包括水平沟道区的晶体管，则难以使包括多个晶体管的半导体器件的整体面积减小，这是因为均包括水平沟道区的多个晶体管占据了大的面积。
为了解决上述问题，已经提出了包括竖直栅极的三维（3D）晶体管，3D晶体管包括例如凹入式栅极、鳍式栅极或埋入式栅极等竖直栅极，其中，通过蚀刻半导体基板来使栅极的全部或某些部分被埋设起来。
然而，即使半导体器件包括3D晶体管，存储器单元仍然使用NMOS晶体管，其中，形成在栅极氧化物膜下方的沟道区被注入P型杂质，并且源极/漏极区被注入高浓度的N型杂质。因此，制造NMOS晶体管需要采用多阶段离子注入工序（multi-stage ionimplanting process）。
另外，如果以与埋入式栅极相同的方式将栅极埋入到半导体基板中，则在栅极与源极/漏极区之间产生重叠区域。然而，如果栅极与源极/漏极区重叠，则栅极诱发漏极泄漏（GIDL）特性根据重叠区域的尺寸而变化。结果，能够保持存储在电容器中的数据的保持特性也变化。也就是说，当对埋入式栅极结构中的埋入式栅极材料进行回蚀时，埋入式栅极可能形成为具有不同的高度。在这种情况下，各个单元晶体管的重叠区域不规则地形成，从而各个单元的保持特性可能存在大的差异，导致在由千兆比特单元构成的半导体器件中出现严重的问题。
发明内容
本发明旨在提供一种如下包括埋入式栅极的半导体器件、均包括该半导体器件的组件和***、以及制造该半导体器件的方法：其基本解决了由于现有技术的限制和缺点而导致的一个或多个问题。
本发明的一个实施例涉及如下半导体器件：根据新方法通过向具有埋入式栅极结构的半导体器件的源极、漏极和主体（基板）中注入相同类型的杂质，使得结区域与基板之间没有PN结（在下文中，将这种半导体器件称为“无结（junctionless）半导体器件”），从而使电流在源极与漏极之间选择性地流动。
根据本发明的一个方面，一种无结半导体器件包括：有源区，其由器件隔离膜限定；绝缘层，其设置在所述有源区下方；以及栅极，其形成在所述绝缘层上方，并埋入到所述器件隔离膜和所述有源区中，其中，所述有源区中的栅极的两侧和下方掺有相同类型的杂质。
所述杂质可以以基本相同的浓度注入所述有源区中。
所述有源区可以由硅层形成，并且所述杂质可以是N型杂质。所述有源区可以由锗化硅（SiGe）基板、锗（Ge）基板、以及III族或V族化合物半导体基板中的任意一者形成，并且所述杂质可以是P型杂质。
所述有源区可以借助所述绝缘层而成浮动的。
所述绝缘层可以是埋入有绝缘膜的埋入式绝缘膜。所述埋入式绝缘膜可以包括氧化物膜。所述绝缘层可以是耗尽层，所述耗尽层通过向所述基板的下部施加背偏压而产生。
形成有所述栅极的区域可以具有如下鳍型结构：在所述鳍型结构中，所述有源区的底面比所述器件隔离膜的底面更突出。
根据本发明的另一个方面，一种无结半导体器件包括：下硅层；绝缘层，其形成在所述下硅层上；有源区，其形成在所述绝缘层上；以及栅极，其形成在所述绝缘层上，并埋入到所述器件隔离膜和所述有源区中，其中，所述有源区中的栅极的两侧和下方掺有相同类型的杂质。
根据本发明的另一个方面，一种形成无结半导体器件的方法包括：通过蚀刻层叠有下硅层、埋入式绝缘膜和上硅层的基板中的所述上硅层和所述埋入式绝缘膜，来形成限定有源区的器件隔离沟槽；通过用绝缘膜填充所述器件隔离沟槽，来形成器件隔离膜；向整个所述有源区注入同一类型的杂质；以及形成埋入到所述有源区和所述器件隔离膜中的栅极。
根据本发明的另一个方面，一种形成无结半导体器件的方法包括：在半导体基板中形成绝缘层；通过蚀刻所述绝缘层和形成在所述绝缘层上的所述半导体基板，来形成限定有源区的器件隔离沟槽；通过用绝缘膜填充所述器件隔离沟槽，来形成器件隔离膜；向整个所述有源区注入同一类型的杂质；以及形成埋入到所述有源区和所述器件隔离膜中的栅极。
注入所述杂质的步骤可以包括：向形成在所述有源区中的晶体管的源极、漏极和主体注入相同类型的杂质。
注入所述杂质的步骤可以包括：向所述有源区注入所述杂质，使所述有源区具有基本均匀的浓度。
注入所述杂质的步骤可以包括：在形成所述器件隔离膜之前，向所述有源区注入所述杂质。注入所述杂质的步骤可以包括：在形成所述器件隔离膜之后，向所述有源区注入所述杂质。
注入所述杂质的步骤可以包括：通过蚀刻所述有源区和所述器件隔离膜，来形成栅极凹陷部，所述栅极将要埋入到所述栅极凹陷部中；以及将所述杂质经由所述栅极凹陷部注入所述有源区中。形成所述栅极凹陷部的步骤可以包括：形成如下的鳍型结构：在所述鳍型结构中，所述有源区的底面比所述器件隔离膜的底面更突出。
注入所述杂质的步骤可以包括：使用多阶段离子注入工序、倾斜离子注入工序和定向离子注入工序中的至少一种来注入所述杂质。
根据本发明的另一个方面，一种无结半导体器件包括：单元阵列，其包括与位线及埋入式栅极相连的多个单元；读出放大器，其与所述位线相连，以读出存储在所述单元中的数据；行译码器，其与所述埋入式栅极相连，以产生用于打开或关闭所述单元的信号；以及列译码器，其用于产生驱动信号，所述驱动信号用于操作与所述行译码器所选择的所述单元相连的所述读出放大器，其中，所述单元的源极、漏极和主体被注入相同类型的杂质。
所述无结半导体器件还可以包括：背偏压供应器，其构造成向包括所述单元阵列在内的基板的背表面施加背偏压。
根据本发明的另一个方面，一种半导体组件包括安装在基板上的多个半导体器件，每个所述半导体器件均包括：单元阵列，其包括与位线及埋入式栅极相连的多个单元；读出放大器，其与所述位线相连，以读出存储在所述单元中的数据；行译码器，其与所述埋入式栅极相连，以产生用于打开或关闭所述单元的信号；以及列译码器，其用于产生驱动信号，所述驱动信号用于操作与所述行译码器所选择的所述单元相连的所述读出放大器，其中，所述单元的源极、漏极和主体被注入相同类型的杂质。
根据本发明的另一个方面，一种半导体***包括半导体组件以及用于控制所述半导体组件的操作的控制器，所述半导体组件包括安装在基板上的多个半导体器件，每个所述半导体器件均包括：单元阵列，其包括与位线及埋入式栅极相连的多个单元；读出放大器，其与所述位线相连，以读出存储在所述单元中的数据；行译码器，其与所述埋入式栅极相连，以产生用于打开或关闭所述单元的信号；以及列译码器，其用于产生驱动信号，所述驱动信号用于操作与所述行译码器所选择的所述单元相连的所述读出放大器，其中，所述单元的源极、漏极和主体被注入相同类型的杂质。
根据本发明的另一个方面，提供一种计算机***，所述计算机***不仅包括半导体***，还包括用于对存储在所述半导体***中的数据进行处理的处理器，所述半导体***具有至少一个半导体组件，所述半导体组件包括安装在基板上的多个半导体器件，每个所述半导体器件均包括：单元阵列，其包括与位线及埋入式栅极相连的多个单元；读出放大器，其与所述位线相连，以读出存储在所述单元中的数据；行译码器，其与所述埋入式栅极相连，以产生用于打开或关闭所述单元的信号；以及列译码器，其用于产生驱动信号，所述驱动信号用于操作与所述行译码器所选择的所述单元相连的所述读出放大器，其中，所述单元的源极、漏极和主体被注入相同类型的杂质。
根据本发明的另一个方面，一种数据处理***包括安装在基板上的至少一个半导体器件，每个所述半导体器件均包括：单元阵列，其包括与位线及埋入式栅极相连的多个单元；读出放大器，其与所述位线相连，以读出存储在所述单元中的数据；行译码器，其与所述埋入式栅极相连，以产生用于打开或关闭所述单元的信号；以及列译码器，其用于产生驱动信号，所述驱动信号用于操作与所述行译码器所选择的所述单元相连的所述读出放大器，其中，所述单元的源极、漏极和主体被注入相同类型的杂质。
根据本发明的另一个方面，一种电子***包括至少一个数据处理***，所述数据处理***包括安装在基板上的至少一个半导体器件，其中，所述半导体器件包括：单元阵列，其包括与位线及埋入式栅极相连的多个单元；读出放大器，其与所述位线相连，以读出存储在所述单元中的数据；行译码器，其与所述埋入式栅极相连，以产生用于打开或关闭所述单元的信号；以及列译码器，其用于产生驱动信号，所述驱动信号用于操作与所述行译码器所选择的所述单元相连的所述读出放大器，其中，所述单元的源极、漏极和主体被注入相同类型的杂质。
应该理解的是，本发明的以上概括描述和以下详细描述都是示例性的和解释性的，并且旨在提供权利要求书所要求的本发明的更详细的解释。
附图说明
图1示出根据本发明的实施例的包括6F2结构的半导体器件的平面图。
图2示出沿图1中的线A-A’截取的半导体器件的剖视图。
图3至图7是示出形成图2中的半导体器件的方法的剖视图。
图8示出根据本发明的另一个实施例的半导体器件的剖视图。
图9示出根据本发明的实施例的半导体器件的电路图。
图10示出根据本发明的实施例的半导体组件的电路图。
图11示出根据本发明的实施例的半导体***的电路图。
图12示出根据本发明的实施例的计算机***的框图。
图13示出根据本发明的实施例的数据处理***的框图。
图14示出根据本发明的实施例的电子***的框图。
具体实施方式
下面参考附图所示的实例来详细描述本发明的实施例。在全部附图中将尽量用相同的附图标记表示相同或相似的部分。
图1示出包括6F2结构的半导体器件的平面图。图2示出沿图1中的线A-A’截取的半导体器件的剖视图。
参考图1和图2，埋入式绝缘膜14和有源区16形成为由形成在下硅层12上的器件绝缘膜18限定的岛型。埋入式绝缘膜14和有源区16形成为位于下硅层12上的叠层结构。也就是说，埋入式绝缘膜14将有源区16与下硅层12电隔离。在一个实施例中，可以通过蚀刻埋入式绝缘膜和上硅层（例如，绝缘体上硅（SOI）基板）来形成埋入式绝缘膜14和有源区16。在另一个实施例中，将绝缘膜埋入体硅（bulk silicon）基板中，从而可以形成埋入式绝缘膜14。在美国专利No.7927962中已公开了将绝缘膜埋入体硅基板中的方法的典型实例。埋入式绝缘膜14可以包括氧化物膜。
在图2中，将埋入式绝缘膜14图案化而形成岛型，以使有源区16与下硅层12电隔离。在另一个实施例中，可以不蚀刻埋入式绝缘膜14。也就是说，在一个实施例中，可以仅蚀刻上硅层来形成岛型有源区16。
栅极20埋入至有源区16和器件绝缘膜18中的预定深度，并且有源区16形成为与埋入式栅极20倾斜地交叉。
包括埋入式栅极20的区域形成为具有如下鳍型结构：形成在器件绝缘膜18中的埋入式栅极20的深度大于形成在有源区16中的埋入式栅极20的深度。
具体地说，有源区16由单一类型（one-type）杂质区域形成，在单一类型杂质区域中以基本上均匀的浓度注入同一类型的杂质，例如，N型杂质。在一个实施例中，有源区16可以具有均匀的掺杂分布。也就是说，具有常规的埋入式栅极的单元（cell，又称为晶胞）晶体管包括PN结结构，在该PN结结构中，包括沟道区的主体中被注入P型杂质，与电容器及位线这二者相连的结区域（例如，源极区或漏极区）中被注入N型杂质。根据本发明的实施例，向主体以及源极区和漏极区中注入相同类型的杂质，从而不形成PN结结构。
典型地，在DRAM器件的单元区域的硅基板上形成NMOS晶体管。注入有源区16中的杂质可以是N型杂质。N型杂质可以是V族杂质，例如砷（As）、磷（P）、铋（Bi）或锑（Sb）。这里，V族杂质可以单独使用或组合使用。
然而，如果形成有有源区16的基板是锗化硅（SiGe）基板、锗（Ge）基板、以及III族或V族化合物半导体基板中的任意一者，则可以将P型杂质注入有源区16中。P型杂质可以是例如铝（Al）、硼（B）、铟（In）或镓（Ga）等III族杂质。III族杂质可以单独使用或组合使用。
在有源区16中，在埋入式栅极20与有源区16之间形成栅极绝缘膜22，并在埋入式栅极20上形成覆盖绝缘膜24。在一个实施例中，栅极绝缘膜22可以由二氧化硅（SiO2）膜形成，或者由介电常数（电容率）比SiO2膜的介电常数（电容率）高的高介电（高K）材料形成。覆盖绝缘膜24可以由氮化物膜形成。
根据实施例的无结半导体器件的有源区16掺有同一类型的杂质。结果，当不执行读/写操作时，图2所示的半导体器件的埋入式栅极20与埋入式绝缘膜14之间的区域呈耗尽状态。
图3至图7是示出形成图2中的半导体器件的方法的剖视图。
参考图3，在沉积有下硅层112、埋入式绝缘膜（未示出）和上硅层（未示出）的旋涂绝缘体（SOI）基板上形成垫氧化物膜（未示出）和垫氮化物膜（未示出）。然后，在垫氮化物膜上形成光阻（photoresist，又称为光致抗蚀剂或光刻胶）膜（未示出）之后，使用浅沟槽隔离（STI）法借助光刻工序，在垫氮化物膜上形成限定有源区的光阻图案（未示出）。使用光阻图案作为蚀刻掩模，依次蚀刻垫氮化物膜和垫氧化物膜，从而形成掩模图案（未示出）。然后，通过蚀刻上硅层和埋入式绝缘膜，形成限定埋入式绝缘膜114和有源区116的器件隔离沟槽T。上述蚀刻工序可以是干式蚀刻工序。
然后，在所形成的包括器件隔离沟槽T的结构上形成侧壁绝缘膜（未示出）。侧壁绝缘膜可以包括壁氧化物膜，并可以借助氧化工序来形成。
在一个实施例中，侧壁绝缘膜形成为尽可能地薄，以便器件隔离沟槽T确保预定的空间并可以增大有源区116的宽度，以使有源区116的宽度尽可能地大。也就是说，假如器件隔离沟槽T具有非常小的空间或宽度，如果在将绝缘膜埋入到器件隔离沟槽T中以便在后续工序中形成器件隔离膜118时上述空间的尺寸不足，则可能在器件隔离膜118中形成孔隙。在这种情况下，栅极之间可能发生桥接。因此，侧壁绝缘膜应该形成为尽可能地薄。可以以与现有技术相同的方式来保持器件隔离沟槽T的宽度，结果，可以增大有源区116的宽度。
然后，将N型杂质注入到已借助P阱形成法而注入了P型杂质的有源区116中，从而使整个有源区116变成N型杂质区。可以注入N型杂质而使整个有源区116具有均匀的掺杂分布。也就是说，整个有源区116被掺杂至达到均匀的浓度。
N型杂质可以是砷（As）、磷（P）、铋（Bi）、锑（Sb）、以及它们的组合之中的任意一者。
可以通过执行多阶段离子注入工序（也称为多离子注入工序）、倾斜离子注入工序或定向离子注入（orient ion implanting，或称旋转离子注入）工序（其中，使基板朝上方、下方、左方和右方旋转）来执行上述杂质注入工序。
另外，离子注入工序可以优化电离能，从而将相同极性的杂质以基本相同的浓度均匀地注入到有源区116的下部至上部中。
另外，还可以在温度为900℃至1100℃的情况下执行退火（例如，快速热退火（RTA））工序，从而可以使注入的杂质均匀地分散在有源区116中。
参考图4，在形成绝缘膜来填充器件隔离沟槽T之后，将绝缘膜平坦化（经CMP处理），以使有源区116露出，从而形成限定有源区116的器件隔离膜118。
器件隔离膜118可以包括硼磷硅酸盐玻璃（BPSG）膜、磷硅酸盐玻璃（PSG）膜、旋涂玻璃（SOG）膜、聚硅氮烷（PSZ）膜、O3-TEOS（四羟基硅烷）膜、高密度等离子（HDP）氧化物膜、以及原子层沉积（ALD）膜中的至少一者。
然后，参考图5，在有源区116和器件隔离膜118上形成硬掩模层（未示出）之后，在硬掩模层上形成限定栅极区的光阻图案（未示出）。用光阻图案作为蚀刻掩模来蚀刻硬掩模层，由此形成硬掩模图案120。
用硬掩模图案120作为蚀刻掩模，蚀刻有源区116和器件隔离膜118至预定的深度，从而形成限定栅极区的栅极凹陷部122。
在一个实施例中，利用有源区116和器件隔离膜118的蚀刻选择比率，将器件隔离膜118蚀刻得比有源区116更深。结果，形成如下的鳍型结构：形成在器件隔离膜118中的栅极凹陷部具有比形成在有源区116中的栅极凹陷部更深的深度。
参考图6，沿栅极凹陷部122的内表面形成栅极绝缘膜124。
栅极绝缘膜124可以由二氧化硅（SiO2）膜或介电常数（电容率）比SiO2膜的介电常数（电容率）高的高K材料形成。可以使用射频氧化工序或化学气相沉积（CVD）工序来形成栅极绝缘膜124。
在栅极绝缘膜124上形成导电膜126，以填充栅极凹陷部122。栅极导电膜126可以包括金属材料，例如钨（W）。
参考图7，对导电膜126进行回蚀，直到栅极导电膜126仅保留在栅极凹陷部122的下部为止，从而形成埋入式栅极128。此时，对导电膜126进行回蚀时露出的栅极绝缘膜124也被蚀刻。
然后，在所形成的包括埋入式栅极128在内的结构上形成覆盖绝缘膜130。然后，使用例如化学机械抛光（CMP）工序将覆盖绝缘膜130平坦化。
在后续工序中形成位线和电容器（未示出）的方法与在具有常规埋入式栅极的6F2结构中形成位线和电容器的方法相同，因此将省略对该方法的详细描述，以便于描述。
根据上述实施例，在形成器件隔离沟槽T之后且在形成器件隔离膜118之前，将杂质注入有源区116中。然而，可以在如图4所示地形成器件隔离膜118之后，将杂质注入有源区116中；或者在如图5所示地形成鳍型栅极凹陷部122之后，将杂质经由栅极凹陷部122注入有源区116中。
图8示出根据本发明的另一个实施例的半导体器件的剖视图。
尽管在图2中埋入到基板中的埋入式绝缘膜14将有源区16与下硅层12隔离，然而，图8所示的结构采用体基板。也就是说，根据图8所示的实施例，通过蚀刻体基板来形成有源区16，并向体基板的背面施加背偏压VBB。根据本实施例，对施加到基板的背面的背偏压VBB的水平进行调节，以使有源区16为浮动的，从而在有源区16的下部形成耗尽层14’。
换句话说，如果向硅基板的有源区16注入N型杂质，则在注入了N型杂质的有源区16与注入了P型杂质的体基板12之间形成PN结，从而在半导体器件的操作时间期间，在源极与漏极之间流动的电流会在P型体基板12中流动。因此，施加到体区域12的背偏压VBB的水平变高，从而在有源区16下方形成耗尽层14’，并由此限制漏电流。
尽管用体基板代替了SOI基板，但形成图8中的结构的方法与图3至图7所示的方法基本相同，因此这里将省略对该方法的详细描述，以便于描述。
图9示出包括无结晶体管的半导体器件的电路图。在图9中，为了便于描述并更好地理解本发明，与图1和图2中相同的附图标记表示相同的元件。
参考图9，半导体器件200包括单元阵列210、读出放大器（SA）220、行译码器230、列译码器240和背偏压供应器250。
单元阵列210包括与字线（埋入式栅极）20及位线212相连的多个存储器单元（未示出）。存储器单元的晶体管形成在有源区16中，如图1所示，有源区16倾斜地形成为使得有源区16与字线20倾斜地交叉。在一个实施例中，向形成有沟道的有源区16的主体中注入与源极区及漏极区的杂质类型相同的杂质，直到达到均匀的浓度为止，以使有源区16具有均匀的掺杂分布。另外，在图2或图8所示的有源区16下方形成埋入式绝缘膜14或者用于使有源区16浮动的耗尽层14’。
读出放大器220与位线212相连，从而读出放大器220可以读出并放大存储在单元阵列210的存储器单元中的数据。
行译码器230与字线（埋入式栅极）20相连，生成用于将单元阵列210的存储器单元的晶体管选择性地打开或关闭的信号，并将信号输出至字线（埋入式栅极）20。在这种情况下，行译码器230向未被选择的字线施加比阈值电压低的电源电压，于是与未被选择的字线相连的晶体管的各个沟道区均进入耗尽状态。结果，未被选择的字线不启动。行译码器230向所选择的字线施加比阈值电压高的电源电压，于是与所选择的字线相连的晶体管的各个沟道区中形成的耗尽状态被消除。结果，所选择的字线被启动。
列译码器240生成用于操作与列译码器230所选择的存储器单元相连的读出放大器220的驱动信号，并将驱动信号输出至读出放大器220。
背偏压供应器250向包括单元阵列210在内的基板的背面施加背偏压VBB。具体地说，如果在有源区16下方未形成用于使有源区16浮动的埋入式绝缘膜14，则背偏压供应器250生成并输出能够在图8所示的有源区16的下部形成耗尽层14’的背偏压。
图9所示的半导体器件可以应用于计算存储器（例如，DRAM、SRAM、DDR3SDRAM、DDR2SDRAM、DDR SDRAM等）、消费型存储器（例如，DDR3SDRAM、DDR2SDRAM、DDR SDRAM、SDR SDRAM等）、图形存储器（例如，DDR3SDRAM、GDDR3SDMRA、GDDR4SDRAM、GDDR5SDRAM等）、移动存储器（例如，移动SDR、移动DDR、移动DDR2、MCP（多芯片封装）、PoP（叠层封装）、PSRAM、LPDDR）、NAND闪速存储器、磁性RAM（MRAM）、铁电型RAM（FeRAM）、相变型RAM（PRAM）、电阻型RAM（ReRAM）、同步图形RAM（SGRAM）等。
图10示出根据本发明的实施例的半导体组件的电路图。
参考图10，半导体组件300包括：多个半导体元件320，其安装在组件基板310上；指令链路330，其允许各个半导体元件320从外部控制器（未示出）接收控制信号（例如，地址信号ADDR、指令信号CMD和时钟信号CLK）；以及数据链路340，其与半导体元件320相连，以便发送输入/输出（I/O）数据。
在一个实施例中，半导体元件320可以实现为图9所示的半导体器件200。也就是说，半导体元件320具有埋入式栅极，并且半导体元件320的有源区倾斜地形成为与栅极倾斜地交叉。向源极区、漏极区和主体区注入相同类型的杂质，以便在各个区域中达到相同的浓度。指令链路330及数据链路340可以形成为与常规的半导体组件的指令链路及数据链路相同或相似。
尽管在图10所示的组件基板310的正面安装了八个半导体元件320，但应该注意的是，半导体元件320也可以安装在组件基板310的背面。也就是说，半导体元件320可以安装在组件基板310的一侧或两侧，并且所安装的半导体元件320的数量不限于图10所示的实例。另外，组件基板310的材料和结构不限于此。
图11示出根据本发明的实施例的半导体***。
参考图11，半导体***400包括：至少一个半导体组件410，其包括多个半导体元件412；以及控制器420，其提供各个半导体组件410与外部***（未示出）之间的双向接口，以控制半导体组件410的操作。
控制器420可以在功能上与用于控制常规数据处理***中的多个半导体组件的控制器相同或相似，因此这里将省略对控制器420的详细描述，以便于描述。
在一个实施例中，半导体组件410可以是图10所示的半导体组件300。
图12示出根据本发明的实施例的计算机***。
参考图12，计算机***500包括半导体***510和处理器520，处理器520例如是中央处理单元（CPU）。
半导体***510可以存储用于控制计算机***500的操作所需要的数据。在一个实施例中，半导体***510可以包括图11所示的半导体***400。半导体***510包括至少一个半导体组件。包含在半导体组件中的半导体器件具有埋入式栅极，并且半导体器件的有源区倾斜地形成为与栅极倾斜地交叉。向源极区、漏极区和主体区注入相同类型的杂质至获得基本相同的浓度。
处理器520通过对存储在半导体***510中的数据进行处理来控制计算机***500的操作。处理器520可以在功能上与常规计算机***中所使用的CPU相同或相似。
计算机***500可以包括多种用户接口器件，例如，监视器532、键盘534、打印机536、鼠标538等。
图13示出根据本发明的实施例的数据处理***。
参考图13，数据处理***600包含在电子***（未示出）中，以便执行电子***的多种功能。
数据处理***600可以包括安装在基板上的至少一个半导体器件610。
半导体器件610可以包括：单元阵列（未示出），其存储用于执行电子***的特定功能所需要的数据；以及处理器（未示出），其通过对存储在单元阵列中的数据进行处理来执行特定功能。也就是说，半导体器件610包括将数据存储在一个单位元件（晶粒或芯片）中的单元、以及通过对所存储的数据进行处理来执行电子***的特定功能的单元。在这种情况下，单元阵列包括与位线及字线（埋入式栅极）相连的多个存储器单元。存储器单元的晶体管形成于有源区中，有源区倾斜地形成，从而使有源区形成为与字线倾斜地交叉，如图1所示。在这种情况下，将与源极区及漏极区的杂质类型相同的杂质以基本相同的浓度注入形成有沟道的有源区的主体中。也就是说，有源区具有均匀的掺杂分布。
数据处理***600经由引线620与电子***的其它构成元件（例如，CPU）相连，从而数据处理***600可以单向地或双向地向相连的构成元件发送数据和控制信号并且从相连的构成元件接收数据和控制信号。
图14示出根据本发明的实施例的电子***。
参考图14，电子***700包括至少一个数据处理***710以及用户接口720。
数据处理***710执行电子***700的多种功能中的特定功能，并包括安装在基板上的至少一个半导体器件。半导体器件可以包括：单元阵列（未示出），其存储用于执行电子***700的特定功能所需要的数据；以及处理器（未示出），其通过对存储在单元阵列中的数据进行处理来执行特定功能。在这种情况下，单元阵列包括与位线及字线（埋入式栅极）相连的多个存储器单元。存储器单元的晶体管形成于有源区中，有源区倾斜地形成，从而使有源区形成为与字线倾斜地交叉，如图1所示。在这种情况下，将与源极区及漏极区的杂质类型相同的杂质以基本相同的浓度注入形成有沟道的有源区的主体中。也就是说，有源区具有均匀的掺杂分布。
用户接口720提供用户与数据处理***710之间的接口。用户接口720可以包括结合至电子***700的键盘、触控屏幕、扬声器等。
电子***700包括设置于各种电子装置、信息装置及通信装置（诸如，计算机、家用电器、工厂自动化***、升降机及移动电话等）中的各种嵌入式***。
从以上描述中可以看出，向包含在埋入式栅极结构中的源极、漏极和主体注入相同类型的杂质，从而在埋入式栅极结构中不形成结。结果，减小了由GIDL导致的漏电流，因而可以改善半导体器件的操作特性。
另外，根据实施例的半导体器件形成为具有比常规的MOSFET更大的电流流动区，因而使操作电流增大。
尽管上述实施例示例性地公开了有源区形成为与字线倾斜地交叉的6F2结构，但本发明的范围或精神不限于此，并且还可以应用于其它结构。也就是说，根据实施例的半导体器件可以应用于采用埋入式栅极的所有结构，其中，埋入式栅极是在将栅极埋入到有源区中时形成的。
本领域的技术人员将意识到，在不脱离本发明的精神和本质特征的情况下，可以以与本文所给出的具体方式不同的方式来实施本发明。因此，就所有方面而言，应该认为上述实施例是示例性的，而不是限制性的。本发明的范围应该由权利要求书及其等同内容来确定，而不是由上述描述来确定，并且本文意图涵盖落入所附权利要求书的含义和等同范围内的全部修改。另外，对本领域的技术人员而言显而易见的是，在从属权利要求中未彼此明确地引用的权利要求可以作为本发明的示例性实施例相组合，或者在本申请提交之后的后续修改中作为新的权利要求被包括进来。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文中所描述的沉积、蚀刻、抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例而言，本发明可应用于动态随机存取存储（DRAM）器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2012年8月31日提交的韩国专利申请No.10-2012-0096602的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (10)

1.一种无结半导体器件，包括：
有源区，其设置在底基板上方并由所述底基板上的器件隔离膜限定；
绝缘层，其设置在所述有源区与所述底基板之间；以及
多个埋入式栅极，其形成在所述器件隔离膜和所述有源区中，
其中，位于所述埋入式栅极周围的所述有源区中的源极区、漏极区和主体掺有相同类型的杂质。
2.根据权利要求1所述的无结半导体器件，其中，
所述有源区借助所述绝缘层而与所述底基板隔离开。
3.根据权利要求1所述的无结半导体器件，其中，
所述底基板包括绝缘体上硅基板所形成的半导体基板的下硅层，并且所述有源区形成在所述绝缘体上硅基板所形成的所述半导体基板中。
4.一种无结半导体器件，包括：
有源区，其由器件隔离膜限定；
绝缘层，其形成在所述有源区下方；以及
栅极，其形成在所述绝缘层上方，并埋入到所述器件隔离膜和所述有源区中，
其中，所述有源区中的所述栅极的两侧和下方掺有相同类型的杂质。
5.一种形成无结半导体器件的方法，所述方法包括：
提供包括下硅层、绝缘膜和上硅层的基板；
通过蚀刻形成在所述下硅层上的所述上硅层和所述绝缘膜，来形成限定有源区的器件隔离沟槽；
通过用绝缘材料填充所述器件隔离沟槽，来形成器件隔离膜；
向包括主体、源极区和漏极区在内的整个所述有源区注入相同类型的杂质；以及
在所述有源区和所述器件隔离膜中形成多个埋入式栅极。
6.根据权利要求5所述的方法，其中，
注入所述杂质的步骤包括：
使用多阶段离子注入工序、倾斜离子注入工序和旋转离子注入工序中的至少一种来注入所述杂质。
7.一种无结半导体器件，包括：
单元阵列，其包括多个单元，每个所述单元均与位线及字线相连；
读出放大器，其与所述位线相连，并构造成读出存储在所述单元中的数据；
行译码器，其与所述字线相连，并构造成产生用于打开或关闭所述单元的单元晶体管的信号；以及
列译码器，其构造成产生驱动信号，所述驱动信号用于操作经由所述位线而与所述单元相连的所述读出放大器，
其中，包括埋入式栅极在内的所述单元晶体管的源极、漏极和主体被注入相同类型的杂质。
8.根据权利要求7所述的无结半导体器件，还包括：
背偏压供应器，其构造成向包括所述单元阵列在内的基板的背面施加背偏压。
9.一种包括安装在基板上的多个半导体器件的设备，所述设备的每个所述半导体器件均包括：
单元阵列，其包括多个单元，每个所述单元均与位线及字线相连；
读出放大器，其与所述位线相连，并构造成读出存储在所述单元中的数据；
行译码器，其与所述字线相连，并构造成产生用于打开或关闭所述单元的单元晶体管的信号；以及
列译码器，其构造成产生驱动信号，所述驱动信号用于操作经由所述位线而与所述单元相连的所述读出放大器，
其中，包括埋入式栅极在内的所述单元晶体管的源极、漏极和主体被注入相同类型的杂质。
10.根据权利要求9所述的设备，其中，
每个所述半导体器件均还包括：
背偏压供应器，其构造成向包括所述单元阵列在内的基板的背面施加背偏压。
CN201310205396.9A 2012-08-31 2013-05-29 无结半导体器件、其制造方法以及包括该器件的设备 Pending CN103681856A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120096602A KR20140029024A (ko) 2012-08-31 2012-08-31 매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법
KR10-2012-0096602 2012-08-31

Publications (1)

Publication Number Publication Date
CN103681856A true CN103681856A (zh) 2014-03-26

Family

ID=50187462

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310205396.9A Pending CN103681856A (zh) 2012-08-31 2013-05-29 无结半导体器件、其制造方法以及包括该器件的设备

Country Status (3)

Country Link
US (2) US8923035B2 (zh)
KR (1) KR20140029024A (zh)
CN (1) CN103681856A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390542A (zh) * 2014-08-21 2016-03-09 爱思开海力士有限公司 具有旁路栅极的半导体器件及其制备方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102293129B1 (ko) 2015-02-12 2021-08-25 삼성전자주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
TWI574402B (zh) 2016-04-28 2017-03-11 國立交通大學 場效電晶體結構
KR102616853B1 (ko) * 2016-07-15 2023-12-26 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
CN107564861A (zh) * 2017-09-29 2018-01-09 睿力集成电路有限公司 一种晶体管结构、存储单元、存储器阵列及其制备方法
US10777638B1 (en) 2018-01-04 2020-09-15 Synopsys, Inc. Constricted junctionless FinFET/nanowire/nanosheet device having cascode portion
KR102552464B1 (ko) 2018-11-19 2023-07-06 삼성전자 주식회사 반도체 소자
CN113692459B (zh) * 2019-03-29 2024-07-09 三菱化学株式会社 GaN基板晶片和GaN基板晶片的制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011968A1 (en) * 2004-07-16 2006-01-19 Sung-Un Kwon Semiconductor devices and methods of forming the same
CN101506894A (zh) * 2006-07-07 2009-08-12 S.阿夸半导体有限公司 使用选择性预充电的存储器
US20100008139A1 (en) * 2008-07-08 2010-01-14 Samsung Electronics Co., Ltd. Memory devices having volatile and non-volatile memory characteristics and methods of operating the same
CN101728309A (zh) * 2008-10-20 2010-06-09 海力士半导体有限公司 半导体器件及其制造方法
US20100320508A1 (en) * 2007-09-12 2010-12-23 Arizona Board Of Regents For And On Behalf Of Arizona State University Horizontally depleted metal semiconductor field effect transistor
CN101996950A (zh) * 2009-08-11 2011-03-30 海力士半导体有限公司 半导体器件及其制造方法
WO2011101463A1 (en) * 2010-02-19 2011-08-25 University College Cork - National University Of Ireland, Cork A transistor device
CN102446768A (zh) * 2010-09-30 2012-05-09 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4733810B2 (ja) * 2000-05-25 2011-07-27 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法
DE102007006713B4 (de) * 2007-02-10 2012-02-09 Qimonda Ag Schaltungsanordnung mit vergrabenen Steuerleitungen
EP2161755A1 (en) 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Junctionless Metal-Oxide-Semiconductor Transistor
US8395942B2 (en) 2010-05-17 2013-03-12 Sandisk Technologies Inc. Junctionless TFT NAND flash memory
KR20130020417A (ko) * 2011-08-19 2013-02-27 삼성전자주식회사 반도체 소자
US9153579B2 (en) * 2012-07-09 2015-10-06 SK Hynix Inc. Semiconductor device having extended buried gate

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011968A1 (en) * 2004-07-16 2006-01-19 Sung-Un Kwon Semiconductor devices and methods of forming the same
CN101506894A (zh) * 2006-07-07 2009-08-12 S.阿夸半导体有限公司 使用选择性预充电的存储器
US20100320508A1 (en) * 2007-09-12 2010-12-23 Arizona Board Of Regents For And On Behalf Of Arizona State University Horizontally depleted metal semiconductor field effect transistor
US20100008139A1 (en) * 2008-07-08 2010-01-14 Samsung Electronics Co., Ltd. Memory devices having volatile and non-volatile memory characteristics and methods of operating the same
CN101728309A (zh) * 2008-10-20 2010-06-09 海力士半导体有限公司 半导体器件及其制造方法
CN101996950A (zh) * 2009-08-11 2011-03-30 海力士半导体有限公司 半导体器件及其制造方法
WO2011101463A1 (en) * 2010-02-19 2011-08-25 University College Cork - National University Of Ireland, Cork A transistor device
CN102446768A (zh) * 2010-09-30 2012-05-09 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CHI-WOO LEE,ISABELLE FERAIN .ETC: "《Performance estimation of junctionless multigate transistor》", 《SOLIDE-STETE ELECTRONICS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390542A (zh) * 2014-08-21 2016-03-09 爱思开海力士有限公司 具有旁路栅极的半导体器件及其制备方法
CN105390542B (zh) * 2014-08-21 2021-01-01 爱思开海力士有限公司 具有旁路栅极的半导体器件及其制备方法

Also Published As

Publication number Publication date
US20140064006A1 (en) 2014-03-06
US9455329B2 (en) 2016-09-27
US8923035B2 (en) 2014-12-30
KR20140029024A (ko) 2014-03-10
US20150079737A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
CN103681856A (zh) 无结半导体器件、其制造方法以及包括该器件的设备
US9035394B2 (en) Semiconductor device
KR101944535B1 (ko) 반도체 기억 소자
US8284616B2 (en) Trench memory structure operation
CN103545314B (zh) 竖直半导体器件、其制造方法、以及组件和***
TWI735265B (zh) 記憶體、集成電路記憶體及製造記憶體的方法
KR20110098803A (ko) Ｊｆｅｔ 디바이스 구조를 갖는 저전력 메모리 디바이스
US20130307054A1 (en) Semiconductor integrated circuit
KR20110094213A (ko) Ｊｆｅｔ 디바이스 구조 및 이를 제조하는 방법
US8263458B2 (en) Process margin engineering in charge trapping field effect transistors
US10170597B2 (en) Method for forming flash memory unit
US20240186313A1 (en) Capacitor structures
CN103681784B (zh) 包括埋入式栅极的半导体器件、组件和***及制造方法
US9054175B2 (en) Nonvolatile memory device including select gate and memory gate
US20240107754A1 (en) Methods of forming integrated circuit structures
US20120193720A1 (en) Semiconductor device
US20230067454A1 (en) Semiconductor structure, fabrication method and three-dimensional memory
US10388660B2 (en) Semiconductor device and method for manufacturing the same
WO2023082094A1 (en) Vertical memory devices and methods for operating the same
WO2023108387A1 (en) Vertical memory devices and methods for forming the same
US8437184B1 (en) Method of controlling a vertical dual-gate dynamic random access memory
US20230068185A1 (en) Semiconductor structure, fabrication method and three-dimensional memory
KR20080000899A (ko) 플래쉬 메모리 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20140326

RJ01 Rejection of invention patent application after publication