CN103633097B - 多次可编程的内存 - Google Patents

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Abstract

本发明涉及多次可编程的内存，所揭露的是一种装置。本装置包括基板及置于基板上的鳍型结构。鳍型结构作用为n个晶体管的共享基体。晶体管包括单独电荷储存层与栅极介电层。电荷储存层设置于鳍型结构的上部表面以及栅极介电层设置于鳍型结构的侧壁上。n=2x，其中x为大于或等于1的整数。晶体管可在选择晶体管与储存晶体管之间互换。

Description

多次可编程的内存
技术领域
本发明有关于一种内存，且尤关于一种多次可编程的内存。
背景技术
举例为一次性可编程的(one-time programmable;OTP)NVM的非易失性内存(NVM)电路于程序代码与数据储存应用已广受采用。然而，许多NVM使用浮接栅极作为储存媒体并且仅可编程一次。因此，无法进行装置更新。另外，单元(cell)尺寸受限于栅极对栅极限制以及覆盖容差(overlay tolerance)。这依次限制了选择栅极(SG)驱动电流及最小可用栅极长度。
因此，期望提供一种可多次更新的高度可缩放(scalable)装置。
发明内容
所揭露的是一种装置。本装置包括基板及置于基板上的鳍型结构。鳍型结构作用为n个晶体管的共享基体。晶体管包括单独电荷储存层与栅极介电层。电荷储存层置于鳍型结构的上部表面并且栅极介电层置于鳍型结构的侧壁上。n=2x，其中x为大于或等于1的整数。晶体管可在选择晶体管与储存晶体管之间互换。
在一具体实施例中，所呈现的是形成装置的方法。本方法包括提供基板并且形成置于基板上的鳍型结构。鳍型结构作用为n个晶体管的共享基体。晶体管包括单独电荷储存层与栅极介电层。电荷储存层置于鳍型结构的上部表面并且栅极介电层置于鳍型结构的侧壁上。n=2x，其中x为大于或等于1的整数。晶体管可在选择晶体管与储存晶体管之间互换。
在又一具体实施例中，所揭露的是多位装置。多位装置包括基板以及置于基板上的鳍型结构。鳍型结构作用为串连耦接于第一与第二单元终端之间的n个晶体管的共享基体。晶体管包括单独电荷储存层以及栅极介电层。电荷储存层置于鳍型结构的上部表面并且栅极介电层置于鳍型结构的侧壁上。n=2x，其中x为大于或等于1的整数。晶体管可在选择晶体管与储存晶体管之间互换。晶体管包含第一与第二源极/漏极端。第一晶体管的第一源极/漏极端耦接于第一单元终端。最后晶体管的第二源极/漏极端耦接于第二单元终端。相邻(adjacent)晶体管的第二源极/漏极端及第一源极/漏极端在鳍型结构中形成共享源极/漏极区。
本文所揭露具体实施例的这些及其它优点及特征透过参照底下说明及附图将变的显而易知。另外，要理解的是，本文所述各种具体实施例的特征不互斥且可用各种组合与排列存在。
附图说明
在图式中，相同的组件符号在各图标中普遍意指相同的部件。还有，图式未必依比例绘制，在描述本发明的原理时通常加强重点。在底下的说明中，本发明的各种具体实施例引用下文予以说明
图1a至图1b表示内存单元的具体实施例的俯视图及等角视图；
图1c至图1d表示内存单元的另一具体实施例的俯视图及等角视图；
图2表示内存元的一个具体实施例；
图3a至图3c及图4a至图4c表示内存单元的不同记忆体操作；
图5a至图5b表示内存单元的具体实施例的俯视图及等角视图；
图5c至图5d表示内存单元的另一具体实施例的俯视图及等角视图；
图6表示内存单元的具体实施例；
图7a至图7e表示用于形成装置或IC的制程具体实施例的剖面图；
图8a至图8b表示用于形成装置或IC的制程的另一具体实施例的剖面图；以及
图9a至图9b表示用于形成装置或IC的制程的另一具体实施例的剖面图。
符号说明
具体实施方式
具体实施例普遍与半导体装置有关。更尤甚者，某些具体实施例关于内存装置，如非易失性内存(NVM)装置。此等内存装置举例可合并于独立(standalone)内存装置内，如USB或其它类型的可携式储存单元或IC，如微控制器或***芯片(SoCs)。此等装置或IC可与消费性电子产品合并或搭配使用，或与其它类型的装置有关。
图1a至图1b表示内存单元100的具体实施例的各种图标。图1a表示俯视图而图1b表示图1a的内存单元的具体实施例的等角视图。内存单元例如为内存装置的一部份。在其它具体实施例中，内存单元为IC装置的一部份。在一个具体实施例中，内存元属于多位内存单元。双位内存单元能够储存两个数据位。在一个具体实施例中，内存单元属于双位多次可编程的(multi-time programmable;MTP)非易失性内存(NVM)单元。双位内存可配置成NOR型内存单元。提供其它类型的多位内存单元配置或储存其它位数也可有作用。
内存单元在基板101上形成。在一个具体实施例中，基板为绝缘体上半导体(semiconductor-on-insulator)。绝缘体上半导体包括藉由绝缘层105自结晶块体103分离的表面半导体层。绝缘层举例可为介电绝缘材料。绝缘层例如由提供埋入氧化物(BOX)层的硅氧化物所构成。其它类型的介电绝缘材料也可有作用。绝缘体上覆硅基板例如为绝缘体上覆硅(SOI)基板。例如，表面与块体结晶层为单结晶硅。如硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)或其它适用半导体材料的基板对于绝缘体上半导体基板也可有作用。要理解的是，表面与块体层不一定要是相同材料。
基板可为轻度掺杂基板。在一个具体实施例中，至少表面半导体层属于轻度掺杂。在一个具体实施例中，表面层轻度掺有p型掺质。提供其它类型的掺杂表面层也可有作用。例如，表面层可掺有n型掺质及/或包括有本质掺杂的其它掺质浓度也可予以使用。提供具有掺杂表面层的块体也可有作用。
在其它具体实施例中，基板可为块体半导体基板。例如，块体基板不为绝缘体上半导体基板。块体基板例如可为硅基板。或者，基板可由如SiGe、Ge或GaAs的其它半导体材料所构成。在一个具体实施例中，基板为轻度掺杂的基板。基板可用p型掺质而轻度掺杂。提供其它类型的基板也可有作用。例如，基板可掺有n型掺质及/或包括本质掺杂在内的其它掺质浓度也可有作用。
在一个具体实施例中，内存单元的晶体管110a-b为鳍型类晶体管。例如，晶体管为鳍型场效晶体管(FinFET)。其它类型的晶体管也可有作用。FinFET包括置于基板上的共享鳍型结构420。鳍型结构在一个具体实施例中由半导体基板所形成。至于绝缘体上半导体基板，鳍型结构由基板的表面层所构成。例如，鳍型结构的底部置于绝缘体上半导体层的BOX的上部。表面层的厚度例如界定鳍型结构的高度。或者，鳍型结构由块体半导体基板的表面部位所构成。在这种情况下，鳍型为块体基板的完整部份(integral part)。可于鳍型结构的底部处的块体的上部提供介电层。介电层包覆鳍型结构的下方部位并且使内存单元与其它内存单元隔离。介电层的上部例如界定鳍型结构的高度。
鳍型结构作用为晶体管的基体。鳍型结构为细长形结构(elongated structure)。鳍型结构例如顺沿第一或x方向。鳍型结构的高度例如可为大约5至100奈米。其它鳍型高度也可有作用。鳍型结构的宽度可为大约5至100奈米。宽度例如可取决于鳍型高度、制程能力以及总晶体管宽度需求。其它鳍型厚度也可有作用。在某些情况下，判断装置的沟道宽度时可包括鳍型结构的宽度。鳍型结构的其它尺度(dimension)也可有作用。鳍型结构的尺度例如可取决于装置或设计要求。
鳍可掺有第二极性类型掺质。例如，鳍可不掺有或轻度掺有第二极性类型掺质。在一个具体实施例中，鳍的掺质浓度大约为1015至1018cm-3。经掺杂的鳍在栅极下形成晶体管的沟道。
在一个具体实施例中，第一与第二栅极130a-b提供于基板上与鳍型结构接触。第一与第二栅极包括第一与第二栅极电极136a-b。栅极电极例如包含细长形构件(member)。栅极电极在一个具体实施例中以第二或y方向横贯(traverse)鳍型结构。在一个具体实施例中，第二方向与第一方向正交。提供以其它夹角横贯鳍型结构的栅极电极也可有作用。如图所示，栅极电极完全环绕(wrap around)鳍。提供环绕鳍型结构的栅极电极形成具有单一栅极的晶体管。栅极电极在一个具体实施例中包含半导体材料。例如，栅极电极包含多晶硅。其它类型的材料也可用于形成栅极。例如，栅极包含金属栅极，如TaN或TiN。另外，栅极电极可掺有掺质以降低电阻及多晶硅栅极空乏效应(poly depletion)。端视设计要求而定，栅极适当地掺有掺质类型及浓度。例如，掺质类型可与S/D区呈相同或相反类型。
在一个具体实施例中，电荷储存介电层134置于鳍型结构的上部表面上，使栅极电极的上方部位（例如鳍型结构的上部表面之上）与鳍型结构的上部分离。例如，第一电荷储存介电层置于第一栅极电极底下的鳍部结构的上部表面上以及第二电荷储存介电层置于鳍型结构的上部表面上用以在鳍型结构的上部表面与第二栅极电极之间提供间隔(separation)。电荷储存介电层134能够储存对应于内存单元的位的电荷。在一个具体实施例中，电荷储存介电层为复合式电荷储存层或堆叠。电荷储存堆叠例如包括氧化物-氮化物-氧化物(ONO)夹层(sandwich)460、461及462。在一个具体实施例中，氧化物层462作为为阻塞氧化物(blocking oxide)，氧化物层460作用为穿隧氧化物层(tunneling oxide)，以及夹在两氧化物层之间的氮化物层461作用为用以储存电荷的电荷储存层。其它类型的电荷储存介电层或堆叠也可有作用。例如，电荷储存介电层可包括储存介电质堆叠，如氧化物/非晶硅/氧化物、氧化物/奈米晶体/氧化物、氧化物/氮化物/Al2O3、嵌入氧化物的奈米晶体或氧化物-金属（高介电常数）-氧化物堆叠。其它电荷储存介电层的组构也可有作用。例如，多个储存堆叠对于作用为储存层也可有作用。电荷储存介电层有助于使栅极成为MC。
在一个具体实施例中，沿着鳍型结构长度的电荷储存介电质堆叠层的氮化物层461其至少侧部受到储存保护层所保护。储存保护层例如可为氧化物或硅氮氧化物。其它类型的保护层也可有作用。
在一个具体实施例中，栅极介电层150置于栅极电极底下的鳍型结构的侧壁上。在某些具体实施例中，栅极介电层也可作用为包覆电荷储存介电层的侧部的储存保护层。其它储存保护层与栅极介电层的组构也可有作用。栅极介电层使栅极的下方部位（例如鳍型结构的上部表面下）与鳍型结构分开。例如，第一栅极介电层提供于鳍型结构的侧壁上用以使第一栅极电极的下方部位与鳍型结构分开以及第二栅极介电层提供于鳍型结构的侧壁上用以使第二栅极电极的下方部位与鳍型结构分开。栅极介电层可为例如硅氧化物。例如，栅极介电层可为HfSiON、SiON或HfO2或其组合。其它类型的栅极介电材炓也可有作用。栅极介电层有助于使栅极成为SG。
晶体管在相邻于栅极的鳍型结构中包括第一与第二源极/漏极(S/D)区。例如，第一晶体管在相邻于第一栅极的鳍型结构中包括第一与第二S/D区以及第二晶体管在相邻于第二栅极的鳍型结构中包括第一与第二S/D区。如图所示，第一晶体管的第一S/D区作用为第一单元终端122，第一晶体管的第二S/D区和第二晶体管的S/D区形成晶体管的共享S/D区126以及第二晶体管的第二S/D区作用为第二单元终端124。
S/D区掺有第一极性类型掺质。在一个具体实施例中，S/D区重度掺有第一极性类型掺质。S/D区的掺质浓度例如可为大约1019至1020cm-3。其它掺质浓度也可有作用。第一极性类型掺质可为n型，其形成具有n型晶体管的内存单元。或者，第一极性类型为用于形成p型内存单元的p型。P型掺质可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺质可包括磷(P)、砷(As)、锑(Sb)或其组合。
第一与第二接触接垫421与423可提供于鳍型结构的第一与第二末端。接触接垫提供用于耦接于单元终端的额外接触用表面区(additional surface area for contacts)。接触接垫在一个具体实施例中为鳍型结构的完整部份。例如，接触接垫具有与鳍型结构以及晶体管的S/D区掺质一样的材料。例如，鳍型结构形成有接垫结构并且在形成晶体管S/D区的同时予以掺杂。鳍型结构、S/D区以及接触接垫的其它组构也可有作用。
在某些具体实施例中，S/D区可提供有轻度掺杂的S/D延伸区(extensionregion)。在某些具体实施例中，S/D延伸外形(extension profile)可在栅极下方延伸。提供S/D延伸改善短沟道效应。可提供栅极侧壁分隔物(spacer)(图中未示)以促进形成S/D延伸区。栅极侧壁分隔物可由硅氧化物之类的介电材料所构成。其它类型的分隔物材料也可有作用。例如，S/D扩充形成不具有分隔物以及主S/D区形成具有分隔物。S/D延伸、S/D区以及分隔物的其它组构也可有作用。
栅极可提供有栅极接触接垫（图中未示）。在一个具体实施例中，栅极接触接垫提供于栅极的末端。或者，接触接垫提供于栅极的末端。接触接垫提供用以耦接于控制线的额外接触用表面区。接触接垫在一个具体实施例中为栅极结构的完整部份。例如，接触接垫具有与栅极相同的材料。栅极和栅极接垫的其它组构也可有作用。
晶体管的栅极可为单栅极。栅极的其它组构也可有作用。在某些具体实施例中，晶体管的栅极可为双栅极。例如，栅极可分离成第一与第二子栅极。
图1c至图1d表示内存单元100的另一具体实施例的各种图标。图1c表示俯视图而图1d表示图1c内存的等角视图。内存单元例如为内存装置的一部份。在其它具体实施例中，内存单元为IC装置的一部份。如图所示，内存单元为类似于图1a至图1b所述的双位内存单元。如此，共同组件可不予以说明或详述。
如图所示，内存单元包括置于鳍型结构420的第一与第二侧部而非其上的第一与第二晶体管110a-b的栅极电极130a-b。例如，栅极电极包括藉由鳍侧壁、电荷储存介电层以与栅极介电层150而分开的第一与第二子栅极。子栅极例如具有与电荷储存介电层134的上部表面呈共面(coplanar)的上部表面。提供第一与第二子栅极允许子栅极分开偏压。
如图1a至图1d所说明的内存单元的操作在图2予以描述。双位内存单元包括在第一与第二单元终端122与124之间呈串连耦接的第一与第二晶体管110a-b。对多位单元的其它数量提供其它晶体管数量也可有作用。
第一单元终端为源极端以及第二单元终端为漏极端。在一个具体实施例中，第一与第二单元终端可作用为选择与位线终端。在一个具体实施例中，第一单元终端作用为选择终端以及第二单元作用为位线终端。其它终端的组构也可有作用。选择终端耦接于选择线(SL)以及位线终端耦接于位线(BL)。SL与BL可互换。第一与第二晶体管的栅极可作用为内存单元的第一与第二栅极端176a-b。第一与第二栅极线(GLs)耦接于晶体管的栅极端。可藉由SLs、BLs及GLs使多个内存单元互连以形成内存数组。
如上所述，晶体管的栅极包括电荷储存介电层134与栅极介电层150两者。电荷储存介电层作用为对应于内存单元的位的储存节点。例如，第一电荷储存介电层作用为对应于第一位的第一储存节点以及第二电荷储存介电层作用为对应于第二位的第二储存节点。电荷储存介电层由介电材料所包围。在一个具体实施例中，电荷储存介电层包括位于鳍型上部的穿隧氧化物、以及夹置于穿隧氧化物与阻塞氧化物之间的电荷储存层。夹置型堆叠(sandwiched stack)依次被介电层或栅极介电质围绕。栅极介电质形成于鳍的侧部并且有可能形成于电荷储存介电层的侧部。提供其栅极包括有电荷储存介电层和栅极介电层两者的晶体管能在选择栅极(SG)与控制栅极(MC)之间互换。SG用于存取内存单元而MC则控制鳍的上部表面上的储存节点。例如，在存取第二位时，第一栅极为SG而第二栅极为MC。另一方面，在存取第一位时，第二栅极为SG并且第一栅极为MC。
在一个具体实施例中，耦接于SG的栅极线称为字符线(WL)以及耦接于MC的栅极线称为控制线(CL)。由于SG和MC可互换，WL与CL也可互换。相邻于SG的单元终端作用为耦接于SL的选择终端而相邻于控制栅极的单元终端则作用为耦接于BL的位线终端。如此，如同SG与MC，SL与BL可互换。提供具有可在MC与SG之间互换的两个栅极的内存单元有助于形成具有两个栅极的双位晶体管。这有助于使单元更精巧并且单元尺寸更小。
内存单元的位存取可包括不同类型的内存存取操作。在一个具体实施例中，内存存取操作包括读取、可编程(programming)以及抹除操作。可将适当的信号或电压例如经由SL、BL、CL及WL施加于内存单元的不同终端用以对内存的期望位执行内存存取操作。第1a表呈现取决于期望操作及要存取的位施加于内存终端的各种信号。
第1a表
第1b表显示施加于n型内存单元及p型内存单元的终端的不同信号值的某些具体实施例。
第1b表
n型单元(V) p型单元(V)
Vsel 3 -3
Vunsel 0 0
Vd,pgm 6 -6
Vd,ers 6 -6
Vd,read 2 -2
Vg,pgm 5 -5
Vg,ers -3 3
Vg,read 0 0
Vinhibit 0，浮接 0，浮接
Vs 0 0
对内存单元的终端提供其它电压的信号也可有作用。例如，第1b表中示例值的±2V电压对于信号也可有作用。
图3a至图3c表示对内存单元的位1进行内存存取的示意图。如图所示，位1对应于内存单元的第一晶体管。存取位1时，第一晶体管作用为MC并且第二晶体管作用为SG。
请参阅图3a，所描绘的是可编程操作。为了对内存单元的位1执行可编程操作，施加下列信号至内存单元的终端：
第一单元终端(例如BL)=Vd,pgm；
第二单元终端(例如SL)=Vs；
第一栅极线(例如CL)=Vg.pgm；以及
第二栅极线(例如WL)=Vsel。
施加于第二晶体管的第二栅极的信号Vsel切换沟道至开通以存取位1并且施加于第一晶体管的第一栅极的Vg,pgm和施加于BL的Vd,pgm产生由源极往漏极流经沟道的电子，如箭号所指。所产生的电场高到足以在漏极侧附近产生电子电洞对的碰撞电离(impact-ionization)以及高能电子将穿过穿隧氧化物注入电荷储存节点/层。这提升了栅极临界电压。
图3b表示对于内存单元的位1的抹除操作。为了对内存单元的位1执行抹除操作，将下列信号施加于内存单元的终端：
第一单元终端(例如BL)=Vd,ers；
第二单元终端(例如SL)=Vs；
第一栅极线(例如CL)=Vg.ers；以及
第二栅极线(例如WL)=Vsel。
在抹除操作期间，极性相反的大电压施加于MC与例如BL的第一单元终端之间，导致能带对能带热电洞注入(hot hole injection)到电荷储存节点/层内。这使得栅极临界电压下降。
请参阅图3c，所表示的是读取操作。为了对内存单元的位1执行读取操作，对内存单元的终端施加下列信号：
第一单元终端(例如BL)=Vd,read；
第二单元终端(例如SL)=Vs；
第一栅极线(例如CL)=Vg.read；以及
第二栅极线(例如WL)=Vsel。
读取已可编程的位时，因栅极临界电压较高而有低读取电流。另一方面，读取已抹除的位时，因栅极临界电压较低而有高读取电流。在一个具体实施例中，已可编程的位储存「0」而已抹除的位储存「1」。提供已可编程及已抹除的位的其它组构也可有作用。
图4a至图4c表示对内存单元的位2进行存取的示意图。如图所示，位2对应于内存单元的第二晶体管。存取位2时，第二晶体管作用为MC并且第一晶体管作用为SG。
请参阅图4a，所描绘的是可编程操作。为了对内存单元的位2执行可编程操作，对内存单元的终端施加下列信号：
第一单元终端(例如SL)=Vs；
第二单元终端(例如BL)=Vd,pgm；
第一栅极线(例如WL)=Vsel；以及
第一栅极线(例如CL)=Vg.pgm。
施加于第一晶体管的第一栅极的信号Vsel将沟道切换为开通以存取位2以及施加于第二晶体管的第二栅极的Vg,pgm和施加于BL的Vd,pgm产生由源极至漏极流经沟道的电子，如箭号所指。所产生的电场高到足以在漏极侧附近造成电子电洞对碰撞电离以及高能电子将穿过穿隧氧化物注射到电荷储存节点/层上。这使得栅极临界电压升高。
图4b表示对内存单元的位2的抹除操作。为了对内存单元的位2执行抹除操作，对内存单元的终端施加下列信号：
第一单元终端(例如SL)=Vs；
第二单元终端(例如BL)=Vd,ers；
第一栅极线(例如WL)=Vsel；以及
第一栅极线(例如CL)=Vg.ers。
在抹除操作期间，在MC与第二单元终端之间施加极性相反的大电压，导致能带对能带热电洞注入电荷储存节点/层。这使得栅极临界电压下降。
请参阅图4c，所表示的是读取操作。为了对内存的位2执行读取操作，对内存单元的终端施加下列信号：
第一单元终端(例如SL)=Vs；
第二单元终端(例如BL)=Vd,read；
第一栅极线(例如WL)=Vsel；以及
第一栅极线(例如CL)=Vg.read。
在一个具体实施例中，可编程位因栅极临界电压较高而有低读取电流，但抹除位则因栅极临界电压较低而有高读取电流。
图5a至图5b表示多位内存单元100的另一具体实施例的各种图标。图5a表示俯视图而图5b则表示图5a中内存单元的具体实施例的等角视图。内存单元例如为内存装置的一部份。在其它具体实施例中，内存单元为IC装置的一部份。如图所示，内存单元为2x多位内存单元。多位内存单元与图1a至图1b中所述类似。如此，可不说明或详述共同组件。
多位内存单元包括以第一或x方向置于基板上的鳍型结构420。鳍型结构包括具有(include with)晶体管1101-2 x。提供与鳍型结构接触的晶体管的栅极1301-2 x。栅极例如包括栅极电极1361-2x。栅极电极例如包含细长形构件。栅极电极在一个具体实施例中以第二或y方向横贯鳍型结构。如图所示，栅极电极完全环绕鳍。
在一个具体实施例中，电荷储存介电层134置于鳍型结构的上部表面上，使栅极电极的上方部位由鳍型结构的上部以及鳍型侧壁上的介电层分离，鳍型侧壁上的栅极介电层使栅极电极的下方部位与鳍型结构分离。电荷储存介电层可在接触栅极电极层的侧部具有储存保护层。
晶体管在相邻于栅极的鳍型结构中包括第一与第二源极/漏极(S/D)区。相邻晶体管具有形成共享S/D区126的第一与第二S/D区，而第一晶体管1101的第一S/D区作用为第一单元终端122以及最后晶体管1102 x的第二S/D区作用为第二单元终端124。S/D区掺有第一极性类型掺质。例如，S/D区重度掺有第一极性类型掺质。其它掺质浓度也可有作用。
可于鳍型结构的第一与第二末端提供第一与第二接触接垫421与423。接触接垫提供用以耦接于单元终端的额外接触用表面区。接触接垫在一个具体实施例中为鳍型结构的完整部份。例如，接触接垫具有与鳍型结构相同的材料以及晶体管S/D区的掺质。例如，鳍型结构形成具有接垫结构并且在形成晶体管S/D区的同时予以掺杂。鳍型结构、S/D区以及接触接垫的其它组构也可有作用。
在某些具体实施例中，S/D区可设有轻度掺杂的S/D延伸区。在某些具体实施例中，S/D延伸外形可在栅极底下延伸。提供S/D延伸改善短沟道效应。为了促进形成S/D延伸区，可提供栅极侧壁分隔物(图中未示)。栅极侧壁分隔物可由介电材料构成，如硅氧化物。其它类型的分隔物也可有作用。例如，S/D延伸形成不具有分隔物以及主S/D区形成具有分隔物。S/D延伸、S/D区以及分隔物的其它组构也可有作用。
栅极可具有栅极接触接垫(图中未示)。在一个具体实施例中，栅极接触接垫提供于栅极的末端。或者，栅极接触接垫提供于栅极的末端。接触接垫提供用以耦接于控制线的额外接触用表面区。接触接垫在一个具体实施例中为栅极结构的完整部份。例如，接触接垫具有与栅极相同的材料。栅极和栅极接垫的其它组构也可有作用。
图5c至图5d表示2x多位内存单元100的另一具体实施例的各种图标。图5c表示俯视图而图5d表示图5c中内存单元的具体实施例的等角视图。内存单元例如为内存装置的一部份。在其它具体实施例中，内存单元为IC装置的一部份。如图所示，内存与图5a至图5b中所述类似。如此，可不说明或详述共同组件。
如图所示，内存单元包括置于鳍型结构420的第一与第二侧部上但未越过(over)的第一与第二晶体管1101-2 x的栅极电极1301-2 x。例如，栅极电极包括藉由鳍型侧壁、电荷储存介电层以与栅极介电层150而分离的第一与第二子栅极。子栅极例如具有与电荷储存介电层134的上部表面共面的上部表面。提供第一与第二子栅极允许子栅极被分开偏压。
如图5a至图5d所述的内存单元的操作是在图6予以描述。除了包括有2x个位的多位内存单元，其中x为任何大于或等于1的整数，图6表示类似于图2中所述的多位内存单元的一个具体实施例。如此，可不说明或详述共同组件。x的值例如可为大约3到4，与数据的字节或字符相对应。在其它具体实施例中，x可对应于一列内存数组或内存区块中每个内存单元的位数。其它x值也可有作用。在一个具体实施例中，2x位内存单元组构成NAND型内存单元。其它类型的内存单元组构也可有作用。多位内存单元可为n型2x多位内存单元。提供p型2x多位内存也可有作用。
与图2类似，在图6中，晶体管可交互作用为MC及SG。例如，取决于所存取的内存位晶体管之一可作用为MC，以及所有其它晶体管可作用为SG。在一个具体实施例中，某些位使用第一终端作为BL，以及其它位使用第二终端作为BL。例如，对于8位内存单元，前4个位可使用第一终端作为BL，以及后4个位可使用第二终端作为BL。
可例如经由SL、BL、CL及WＬ对内存单元的不同终端施加适当的信号或电压用以对内存的期望位执行期望的内存存取操作。第2a表呈现取决于期望的操作及要存取的位对内存单元的终端施加各种信号。
第2a表
第2b表呈现施加于n型内存单元及p型内存单元的终端的不同信号值的某些具体实施例。
第2b表
信号 n型单元(V) p型单元(V)
Vpass 3 3
Voff 0，浮接 0，浮接
Vg,pgm 5 -5
Vd,pgm 6 -6
Vs,pgm 0 0
Vg,ers -3 3
Vd,ers 6 -6
Vs,ers 0 0
Vg,read 0 0
Vd,read 2 -2
Vs,read 0 0
对内存单元的终端提供其它电压的信号也可有作用。例如，也可对信号使用来自第2b表中示例值的±2V电压。
图7a至图7d表示用于形成内存单元的制程700的具体实施例的剖面图。内存单元例如为内存装置的一部份。在其它具体实施例中，内存单元为IC装置的一部份。请参阅图7a，所提供的是基板101。在一个具体实施例中，基板为绝缘体上半导体基板。绝缘体上半导体基板包括藉由绝缘层105自结晶块体103分离的表面半导体层107。绝缘层例如可为介电绝缘材料。绝缘层例如由提供埋入氧化物(BOX)层的硅氧化物所制成。其它类型的绝缘材料也可有作用。绝缘体上半导体基板例如为绝缘体上覆硅(SOI)基板。例如，表面及块体结晶层为单结晶硅。如硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)或任何其它适用的半导体材料之类的其它类型基板也可用于绝缘体上半导体基板。要理解的是，表面及块体层不一定要是相同的材料。
基板可为轻度掺杂的基板。在一个具体实施例中，至少表面半导体层属于轻度掺杂。在一个具体实施例中，表面层轻度掺有p型掺质。提供其它类型的掺杂表面层也可有作用。例如，表面层可掺有n型掺质及/或也可使用包括本质掺杂在内的其它掺质浓度。提供具有掺杂表面层的掺杂块体也可有作用。
在其它具体实施例中，基板可为块体半导体基板。例如，块体基板不是绝缘体上半导体基板。块体基板例如可为硅基板。或者，基板可由其它半导体材料所构成，如SiGe、Ge或GaAs。在一个具体实施例中，基板属于轻度掺杂的基板。基板可轻度掺有p型掺质。提供其它类型的基板也可有作用。例如，基板可掺有n型掺质及/或也可使用包括本质掺杂在内的其它掺质浓度。
在一个具体实施例中，可实施植入(implant)以形成作用为内存单元的基体的掺杂区。例如，基板掺有第二极性类型掺质。在一个具体实施例中，基板为掺有第二极性类型掺质的1015-1018。也可掺杂基板以形成用于其它装置的其它掺杂区。要理解的是，若基板已具有用以作用为内存单元的基体的适用掺质，则不需用以形成基体所进行的掺杂。然而，用以形成其它类型的装置用区域所需进行的掺杂仍然必要。
在一个具体实施例中，在基板上形成电荷储存介电层134。如图所示，在一个具体实施例中，复合式电荷储存介电层或堆叠置于基板上。电荷储存介电质堆叠例如包括氧化物-氮化物-氧化物(ONO)夹层460、461及462。各种技术可用以形成ONO堆叠。例如，可使用CVD及/或氧化。第一氧化物层460的厚度可为大约第二氮化物层461的厚度可为大约以及第三氧化物层462的厚度可为大约其它厚度及技术或技术组合可用于形成ONO堆叠。在一个具体实施例中，层件460及462包括其它类型的材料，如高介电常数材料或另一像是ONO堆叠的复合介电质堆叠。如氧化物/非晶硅/氧化物、氧化物/奈米晶体/氧化物、氧化物/氮化物/Al2O3、或嵌入氧化物的奈米晶体以及氧化物-金属(高介电常数)-氧化物堆叠之类的其它类型的电荷储存介电层也可有作用。
如图7b所示，电荷储存介电层134被图案化以界定鳍的形状。复合式电荷储存介电层的图案化可例如藉由掩膜及蚀刻技术而达成。例如，经图案化的光阻掩膜可当作用于如反应性离子蚀刻(RIE)之类的非等向性蚀刻的蚀刻掩膜用以图案化电荷储存堆叠。为了改善微影分辨率，可在光阻底下提供ARC。用于图案化介电层的其它技术也可有作用。在图案化基板以形成电荷储存堆叠之后，可移除包括ARC层在内的掩膜。
在一个具体实施例中，经图案化的电荷储存介电层可作用为用以图案化表面基板层以形成鳍的硬掩膜，如图7c所示。例如，如RIE之类的非等向性蚀刻图案化表面层以形成鳍型结构。如上所述，鳍型结构可于鳍型结构的末端包括接触接垫。所产生的鳍型结构置于半导体基板的BOX的上部上。
请参阅图7d，在鳍420以及电荷储存介电层134的侧壁上形成栅极介电层150。栅极介电层例如为氧化硅。在一个具体实施例中，栅极介电层藉由氧化作用形成。氧化作用在鳍型结构的侧壁上形成氧化物层。氧化作用也在电荷储存介电层的侧部上形成保护层。例如，氧化制程在氮化物层的侧部上形成氮氧化物。在其它具体实施例中，栅极介电层可藉由例如CVD在基板表面上沉积。介电层例如藉由RIE而非等向性蚀刻以移除水平部位，留下鳍型结构和电荷储存介电层的侧部的垂直部位。在另一具体实施例中，介电层残留在基板表面上并且在如栅极电极的图案化之后续制程期间遭到移除。介电层的厚度可为大约40至用以形成栅极介电层的其它技术或形成其它类型的栅极介电层也可有作用。例如，其它类型的栅极介电层可包括HfSiON、SiON或HfO2。
在图7e中，栅极电极层630在基板上形成，包覆栅极介电层150以及电荷储存介电层134。栅极电极层例如为多晶硅。栅极电极层可例如藉由CVD形成。栅极电极层的厚度例如可为大约400至用于形成栅极电极的其它类型的栅极电极层、厚度或技术也可有作用。例如，栅极电极层可为金属栅极电极层，如TaN及TiN。
栅极电极层被图案化以形成横贯鳍420的栅极。可利用例如光阻之类的软掩膜而图案化栅极电极层。为了改善微影分辨率，可在光阻底下提供ARC。可藉由以通过标线片(reticle)的曝照源曝照(expose)光阻形成光阻图样。曝照后的光阻进行显影，将标线片的图案转移至光阻。经图案化的光阻作用为用于图案化栅极电极层以形成横贯鳍型结构的栅极的蚀刻掩膜。可藉由例如RIE之类的非等向性蚀刻进行栅极电极层的图案化。RIE可利用光阻掩膜图案化ARC，接着以RIE图案化栅极电极层。用于图案化栅极电极层的其它技术也可有作用。在一个具体实施例中，如图1a至图1b所示，栅极电极层被图案化以形成双位内存单元的第一与第二栅极。或者，如图5a至图5b所述，栅极电极层被图案化以形成2x多位内存单元。在图案化基板以形成栅极堆叠之后，可移除包括ARC层在内的掩膜。
可掺杂栅极电极以降低电阻、调整VT、调整工作函数或其组合。此类掺质及掺质浓度可基于设计要求而适当地选用。栅极层可在形成期间就地(in situ)掺杂或在形成栅极电极层之后藉由离子布植(ion implantation)而掺杂。
制程继续例如在相邻于栅极的非相邻侧部或第一与最后栅极的非相邻侧部的鳍型结构中形成S/D区。S/D区包含第一极性类型掺质。S/D区藉由离子布植形成。在一个具体实施例中，S/D区以栅极作为植入掩膜藉由自动对准离子布植而形成。在一个具体实施例中，轻度掺杂的S/D延伸区是在形成S/D区之前形成的。轻度掺杂的延伸区是在形成栅极侧壁分隔物之前形成的以及S/D区是在形成栅极侧壁分隔物之后形成的。植入的制程参数，如剂量及能量，可基于设计要求而适当地选用。制程进一步继续形成互联机及完成装置的其它制程，如钝化、切割、以及封装。端视装置类型而定，可包括其它制程。
若使用的是块体基板而非绝缘体上半导体，可使用电荷储存介电层作为硬掩膜而蚀刻基板以形成鳍型结构，如图7c所示。蚀刻例如为用以产生具有初始期望高度H1的鳍型结构的定时蚀刻(timed etch)。形成鳍型结构之后，在基板上形成如硅氧化物之类的介电层。其它类型的介电层也可有作用。介电层的厚度Td足以作用为基板表面的绝缘区。厚度Td例如为大约其它类型的厚度也可有作用。厚度Td界定鳍型的最终高度HF。例如HF等于H1-Td。
在一个具体实施例中，介电层呈非保形性(conformally)沉积。例如，介电质包覆基板表面而不包覆鳍型的上方部位。在一个具体实施例中，介电层可藉由电子束沉积法而形成。
在另一具体实施例中，介电层保形性地沉积于基板，填充鳍型结构之间的空间以及包覆鳍型结构。可藉由CVD形成介电层。藉由平整化制程移除过量(excess)介电材料。在一个具体实施例中，可藉由CMP移除过量材料。其它类型的平整化制程也可有作用。CMP例如可使用电荷储存介电层作为CMP终止层(stop)。例如，CMP以介电层及电荷储存介电层形成共面表面。若电荷储存介电层的上部层与介电层相同，则氮化物层可作用为CMP终止层。在CMP之后，可执行用以将介电层缩减至期望厚度Td的干式或湿式蚀刻。
如图7d所述，制程继续形成栅极电极。若移除电荷储存介电层的上部氧化物层，则可在形成栅极介电质的制程期间而重组(reform)。例如，制程在鳍型结构的侧部上形成电荷储存介电层、储存保护层以及栅极介电质的上部氧化物。制程如图7e所述继续并往前(onwards)。
图8a至图8b表示用于形成内存单元的制程800的另一具体实施例的剖面图。内存单元例如为内存装置的一部份。在其它具体实施例中，内存单元为IC装置的一部份。制程类似于图7a至图7e中所述。如此，可不说明或详述共同组件。
请参阅图8a，图中所示结构处于图7b中所示的处理阶段。例如，图案化复合式电荷储存介电层134以界定鳍的形状。
如图8b所示，在电荷储存介电层134的侧壁上形成介电层150。介电层例如为硅氧化物。在一个具体实施例中，栅极介电层藉由氧化作用而形成。氧化作用在电荷储存介电层的侧部上形成保护层。例如，氧化处理在氮化物层的侧部上形成保护层。在其它具体实施例中，可藉由例如CVD在基板表面上沉积保护介电层。介电层藉由例如RIE而非等向性蚀刻以移除水平部位，留下电荷储存介电层的侧部的垂直部位作用为保护层。介电层的厚度可为大约40至用以形成保护层或形成其它类型的保护层的其它技术也可有作用。
制程继续以介电层150作为硬掩膜利用电荷储存介电层藉由图案化表面基板层以形成鳍。在界定鳍之后，可在鳍的侧部上生长或沉积栅极介电质。制程举例如图7e所述继续进行。
图9a至图9b表示用于形成内存单元的制程900的另一具体实施例的剖面图。内存单元例如为内存装置的一部份。在其它具体实施例中，内存单元为IC装置的一部份。制程类似于图7a至图7e中所述。如此，可不说明或详述共同组件。
请参阅图9a，图标结构处于图7e中所示的处理阶段。例如，栅极电极层630形成于基板上方，包覆栅极介电层150及电荷储存介电层134。
在一个具体实施例中，如图9b所示，藉由平整化制程移除过量的栅极电极材料。在一个具体实施例中，藉由CMP移除过量材料。其它类型的平整化制程也可有作用。CMP例如可使用电荷储存介电层作为CMP终止层。例如，CMP形成具有电荷储存介电层的上部的共面表面。在一个具体实施例中，栅极为具有第一与第二子栅极的多个子栅极。
或者，可在形成栅极之后形成如第一与第二子栅极的多个子栅极。例如，在形成栅极和S/D区之后，如图7e所述，在基板上沉积介电层、填充介于栅极之间的空间以及包覆栅极。介电层例如作用为层间(interlevel)介电层的一部分。在形成介电层之后，平整化基板。例如，藉由CMP平整化基板。CMP移除过量介电材料以及电荷储存层之上的栅极的部位。这在电荷储存层与子栅极之间产生共面表面。
本发明可用其它特定形式而具体实施而不脱离其精神或重要特征。因此，前述具体实施例全面视为描述性质而非使本发明受限于本文所述。本发明的范畴因而藉由附加的权利要求而指示，而非前述说明，并且权利要求均等意义及范围内的所有变更都意欲含括在本文中。

Claims (20)

1.一种内存装置，包含：
基板；以及
设置在该基板上的鳍型结构，该鳍型结构作为n个晶体管的共享基体，其中，n＝2x，x为大于或等于1的整数，各该晶体管包含
设置在该鳍型结构两侧的栅极电极；
单独的电荷储存层，设置于该鳍型结构的上部表面以及具有与该栅极电极呈共面的上部表面；以及
设置于该鳍型结构以及该电荷储存层的侧壁上的二个栅极介电层，其中，晶体管能在选择晶体管与储存晶体管之间互换，以及该栅极电极由该鳍型结构、该电荷储存层以及该等栅极介电层所分开。
2.根据权利要求1所述的内存装置，其中，该内存装置为具有n个位的多位内存单元。
3.根据权利要求1所述的内存装置，其中，该晶体管包含n个栅极，栅极可在选择栅极与控制栅极之间互换。
4.根据权利要求3所述的内存装置，其中，该栅极包含环绕该鳍型结构的该栅极电极。
5.根据权利要求3所述的内存装置，其中，该栅极包含藉由该鳍型结构的侧壁而分开的第一与第二子栅极。
6.根据权利要求3所述的内存装置，在相邻于该栅极的该鳍型结构中包含掺杂区。
7.根据权利要求1所述的内存装置，其中，该等电荷储存层包含氧化物-氮化物-氧化物堆叠。
8.一种形成内存装置的方法，包含：
提供基板；
形成鳍型结构设置在该基板上，该鳍型结构作为n个晶体管的共享基体，其中，n＝2x，x为大于或等于1的整数，各该晶体管包含：
单独的电荷储存层，设置于该鳍型结构的上部表面；以及
设置于该鳍型结构以及该电荷储存层的侧壁上的二个栅极介电层；
形成栅极电极在该基板上以覆盖该等栅极电极层以及该电荷储存层；以及
平整化该栅极电极以露出该电荷储存层使得该电荷储存层的上部表面与经平整化的该栅极电极呈共面；
其中，晶体管可在选择晶体管与储存晶体管之间互换，以及该栅极电极由该鳍型结构、该电荷储存层以及该栅极介电层所分开。
9.根据权利要求8所述的方法，其中，该内存装置为具有n个位的多位内存单元。
10.根据权利要求8所述的方法，其中，该晶体管包含n个栅极，栅极可在选择栅极与控制栅极之间互换。
11.根据权利要求10所述的方法，其中，该栅极电极环绕该鳍型结构。
12.根据权利要求10所述的方法，其中，该栅极包含藉由该鳍型结构的侧壁而分开的第一与第二子栅极。
13.根据权利要求8所述的方法，包含在该等电荷储存层的侧壁上形成保护层。
14.根据权利要求13所述的方法，其中，该等电荷储存层包含氧化物-氮化物-氧化物堆叠。
15.根据权利要求8所述的方法，包含在相邻于该栅极的该鳍型结构中形成掺杂区。
16.根据权利要求15所述的方法，其中，该等掺杂区包含耦接于选择线和位线的源极/漏极区。
17.一种多位装置，包含：
基板；
设置于该基板上的鳍型结构，该鳍型结构作为串连耦接于第一与第二单元终端之间的n个晶体管的共享基体，其中，n＝2x，x为大于或等于1的整数，各该晶体管包含：
设置在该鳍型结构两侧的栅极电极；
单独的电荷储存层，设置于该鳍型结构的上部表面以及具有与该栅极电极呈共面的上部表面；
设置于该鳍型结构以及该电荷储存层的侧壁上的二个栅极介电层；
其中，晶体管可在选择晶体管与储存晶体管之间互换，以及该栅极电极由该鳍型结构、该电荷储存层以及该等栅极介电层所分开；
其中，晶体管包含第一与第二源极/漏极终端，该n个晶体管的第一晶体管的第一源极/漏极终端耦接于该第一单元终端，该n个晶体管的最后晶体管的第二源极/漏极终端耦接于该第二单元终端，相邻晶体管的第二源极/漏极终端和第一源极/漏极终端在该鳍型结构中形成共享源极/漏极区。
18.根据权利要求17所述的多位装置，其中，晶体管包含n个栅极，栅极可在选择栅极与控制栅极之间互换。
19.根据权利要求18所述的多位装置，其中，该栅极电极环绕该鳍型结构。
20.根据权利要求18所述的多位装置，其中，该栅极包含藉由该鳍型结构的侧壁而分开的第一与第二子栅极。
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