CN103605590A - 新颖的嵌入式***存储器的测试结构及方法 - Google Patents

Abstract

本发明公开了一种嵌入式***存储器的测试结构，内嵌于SoC芯片，包括CPU、控制器、***总线、SPI接口和多路选择器。其中，CPU通过***总线与SoC芯片中的存储器阵列相连；控制器通过SPI接口与外部测试机相连；多路选择器的一个输入端与***总线相连，另一个输入端连接控制器，输出端连接到零位SRAM；SPI接口是SPI Slave外部接口，其和外部测试机之间具有4个接线。本发明还公开了一种嵌入式***存储器的测试方法，用于本发明的嵌入式***存储器的测试结构。本发明通过使用嵌入式的CPU，实现了对SoC芯片中的存储器阵列的基于软件的测试；而SPI接口实现简单，接线少，通信速率高，由此节省了测试时间。

Description

新颖的嵌入式***存储器的测试结构及方法

技术领域

本发明涉及集成电路测试领域，尤其涉及一种新颖的嵌入式***存储器的测试结构及方法。

背景技术

由于存储器在较大规模集成电路的设计中层次较深，其缺陷类型不同于一般逻辑的缺陷类型，ATPG（Automatic Test Pattern Generation，自动测试向量产生法）通常不能提供完备的存储器测试解决方案，而内嵌式存储器测试技术（MemoryBuild in self test circuit，MBIST）则可以解决这些问题。BIST（Build In Self Test，内嵌自测试电路）能够在不牺牲检测质量的前提下提供一种存储器测试解决方案，在很多情况下，BIST结构可以彻底消除或最大限度减少对外部测试向量生成（以及ATE机存储器容量）和测试应用时间的需要。设计人员可以在某设计内部执行内嵌式存储器测试电路，并由于内嵌式存储器测试电路邻近被测试的存储器而轻易实现全速测试。

因此，当前嵌入式***存储器测试大多采用内嵌自测试结构。内嵌自测试结构将测试算法硬件化，嵌入到***内部。基本的方法是按照算法的要求，对每一块SRAM进行写操作，然后读出结果和预期的结果相比较，如果完全一致，则判定存储器测试通过，否则判定存储器测试失效。但是，该方法受限于硬件化的算法，不能覆盖到所有的故障，如果某一失效不在算法要求内，就会造成误判，对生产造成影响。

因此，本领域的技术人员致力于开发一种新颖的嵌入式***存储器的测试结构及方法，使嵌入式***存储器的测试不再受限于硬件，只需在片外编写存储器测试程序对存储器进行测试即可。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种嵌入式***存储器的测试结构及方法，通过使用嵌入式的CPU，便于用软件实现各种存储器测试算法，用于存储器测试。

为实现上述目的，本发明提供了一种嵌入式***存储器的测试结构，内嵌于SoC芯片中，其特征在于，包括CPU、控制器、***总线、SPI接口和多路选择器，所述CPU通过所述***总线与所述SoC芯片中的存储器阵列相连，所述控制器通过所述SPI接口与外部测试机相连，所述存储器阵列包括多个SRAM和ROM，所述***总线连接所述多路选择器的一个输入端，所述多路选择器的输出端连接所述SRAM阵列中的一个SRAM。

进一步地，所述多路选择器的输出端连接的所述SRAM的地址为0。

进一步地，所述多路选择器的另一个输入端连接所述控制器。

进一步地，所述控制器是时序转换电路，用于将SPI时序转换为SRAM时序。

进一步地，所述SPI接口是SPI Slave外部接口。

进一步地，所述SPI Slave外部接口和所述外部测试机之间具有4个接线，分别连接所述SPI Slave外部接口的引脚SPICS、引脚SPICLK、引脚MOSI和引脚MISO。

进一步地，所述引脚SPICS为输入引脚，所述引脚SPICLK为输入引脚，所述引脚MOSI为输入引脚，所述引脚MISO为输出引脚。

本发明还提供了一种的嵌入式***存储器的测试方法，用于上述的嵌入式***存储器的测试结构，其特征在于，包括

步骤301所述外部测试机准备测试程序；

步骤302所述外部测试机将所述SoC芯片设置为存储器测试模式；

步骤303所述外部测试机将所述测试程序发送到所述SoC芯片；

步骤304所述控制器接收所述测试程序，并将其保存在所述零位SRAM中；

步骤305所述外部测试机对所述SOC芯片进行复位操作，继而所述CPU从所述零位SRAM运行所述测试程序；

步骤306所述控制器向所述外部测试机输出测试结果，所述测试结果为测试通过或测试失效。

进一步地，还包括：

步骤307如果所述步骤306中的测试结果为测试失效，所述控制器向所述外部测试机输出测试信息。

在本发明的较佳实施方式中，提供了一种内嵌于SoC芯片的嵌入式***存储器的测试结构，包括内嵌式CPU、控制器、***总线、SPI接口和多路选择器。CPU通过***总线与SoC芯片中的存储器阵列相连；控制器通过SPI接口与外部测试机相连，用于将SPI时序转换为SRAM时序；SoC芯片中的存储器阵列包括多个SRAM和ROM；多路选择器的一个输入端与***总线相连，另一个输入端连接控制器，输出端连接到SRAM阵列中的一个SRAM（即零位SRAM）；SPI接口是SPI Slave外部接口，其和外部测试机之间具有4个接线。在本发明的较佳实施方式中，还提供了一种嵌入式***存储器的测试方法，包括步骤：外部测试机准备测试程序；将SoC芯片设置为存储器测试模式；将测试程序发送到SoC芯片；接收测试程序，并保存在零位SRAM中；CPU从零位SRAM运行测试程序；以及输出测试结果。并可以在测试结果为测试失效时，提供对测试结果的分析。

由此可见，本发明的嵌入式***存储器的测试结构及方法，通过使用嵌入式的CPU，实现了对SoC芯片中的存储器阵列的基于软件的测试，该测试不受限于硬件的结构，能够在芯片生产后灵活编写测试算法，查找存储器失效原因并定位失效位置；并且能够根据测试结果反馈，一旦发现某些覆盖不到的失效，可灵活修改测试程序，查找失效原因并定位失效位置，由此极大地提高了测试覆盖率。另外，本发明使用SPI Slave外部接口来自测试机发送的存储器测试程序，并反馈测试结果，实现和外界的通信，该SPI接口实现简单，外部连接只需要四根线，且SPI总线通信速率较高，由此节省了测试时间。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明的嵌入式***存储器的测试结构的结构框图。

图2是本发明的嵌入式***存储器的测试方法的流程图，用于本发明的嵌入式***存储器的测试结构。

具体实施方式

本发明的嵌入式***存储器的测试结构内嵌于SoC芯片中，如图1所示，其包括CPU、控制器、***总线、SPI接口和多路选择器MUX。其中，CPU是内嵌式CPU，其通过***总线与SoC芯片中的存储器阵列相连。控制器通过SPI接口与外部测试机相连，其是一个时序转换电路，用于将SPI时序转换为SRAM时序。SoC芯片中的存储器阵列包括多个SRAM和ROM，如图1中所示的SRAM0、SRAM1、…、SRAMn以及ROMn。其中的SRAM0在本实施例中称作零位SRAM，其地址为0；SRAM1表示第一个SRAM，…，SRAMn表示第n个SRAM，ROMn表示第n个ROM。

CPU通过***总线和存储器阵列中的SRAM1、…、SRAMn以及ROMn一一相连，并通过***总线和多路选择器MUX与SRAM0相连。具体地，***总线的一个输出端与多路选择器MUX的一个输入端相连，多路选择器MUX的输出端连接到零位SRAM（即SRAM0），多路选择器MUX的另一个输入端连接控制器的输出端。

本实施例中，SPI接口是SPI Slave外部接口，其和外部测试机之间具有4个接线，分别连接SPI Slave外部接口的引脚SPICS、引脚SPICLK、引脚MOSI和引脚MISO，引脚SPICS为输入引脚，引脚SPICLK为输入引脚，引脚MOSI为输入引脚，引脚MISO为输出引脚。本实施例中的引脚SPICS、引脚SPICLK、引脚MOSI和引脚MISO皆为业界标准，其中SPICS为片选信号，SPICLK为时钟信号，MOSI为输入信号，MISO为输出信号。

图2示出了本发明的嵌入式***存储器的测试方法的流程图，其用于本发明的嵌入式***存储器的测试结构，具体地包括以下步骤：

步骤301，外部测试机准备测试程序，以对SoC芯片中的存储器阵列进行测试，其具体地为生成测试向量，即一系列用来测试存储器阵列的激励信号，其为测试程序的表现形式。

步骤302，外部测试机将SoC芯片设置为存储器测试模式，由此开始对SoC芯片中的存储器阵列进行测试，相应地，多路选择器MUX选择通路为控制器到零位SRAM。

步骤303，外部测试机将测试程序发送到SoC芯片。具体地为，外部测试机步骤301中准备的测试程序通过SPI Slave外部接口发送到内嵌于SoC芯片中的本发明的嵌入式***存储器的测试结构的控制器。

步骤304，控制器接收测试程序，并将其保存在零位SRAM中。具体地为：控制器接收外部测试机在步骤304中发送的测试程序，并通过多路选择器MUX在步骤302中选择的通路，将接收的测试程序保存到零位SRAM。

步骤305，外部测试机对SOC芯片进行复位操作，继而CPU从零位SRAM运行测试程序，从而对SoC芯片中的存储器阵列进行测试，该测试可以是对SoC芯片中的存储器阵列的全面的测试。

步骤306，控制器向外部测试机输出测试结果，测试结果为测试通过或测试失效。测试通过即存储器阵列中被测试的各个SRAM和ROM都符合测试标准，测试失效即存储器阵列中一个或多个SRAM和/或ROM存在故障。

在测试结果为测试失效时，本发明的嵌入式***存储器的测试方法还可以提供对测试结果的分析，即包括：

步骤307，如果步骤306中的测试结果为测试失效，控制器向外部测试机输出测试信息。该测试信息包括存储器阵列中的各个SRAM和ROM的具体测试数据，外部测试机通过分析这些具体测试数据，可以查找存储器阵列的失效原因并定位失效位置。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本技术领域的技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种嵌入式***存储器的测试结构，内嵌于SoC芯片中，其特征在于，包括CPU、控制器、***总线、SPI接口和多路选择器，所述CPU通过所述***总线与所述SoC芯片中的存储器阵列相连，所述控制器通过所述SPI接口与外部测试机相连，所述存储器阵列包括多个SRAM和ROM，所述***总线连接所述多路选择器的一个输入端，所述多路选择器的输出端连接所述SRAM阵列中的一个SRAM。

2.如权利要求1所述的嵌入式***存储器的测试结构，其中所述多路选择器的输出端连接的所述SRAM的地址为0。

3.如权利要求2所述的嵌入式***存储器的测试结构，其中所述多路选择器的另一个输入端连接所述控制器。

4.如权利要求3所述的嵌入式***存储器的测试结构，其中所述控制器是时序转换电路，用于将SPI时序转换为SRAM时序。

5.如权利要求4所述的嵌入式***存储器的测试结构，其中所述SPI接口是SPISlave外部接口。

6.如权利要求5所述的嵌入式***存储器的测试结构，其中所述SPI Slave外部接口和所述外部测试机之间具有4个接线，分别连接所述SPI Slave外部接口的引脚SPICS、引脚SPICLK、引脚MOSI和引脚MISO。

7.如权利要求6所述的嵌入式***存储器的测试结构，其中所述引脚SPICS为输入引脚，所述引脚SPICLK为输入引脚，所述引脚MOSI为输入引脚，所述引脚MISO为输出引脚。

8.一种的嵌入式***存储器的测试方法，用于如权利要求7所述的嵌入式***存储器的测试结构，其特征在于，包括

步骤（301）所述外部测试机准备测试程序；

步骤（302）所述外部测试机将所述SoC芯片设置为存储器测试模式；

步骤（303）所述外部测试机将所述测试程序发送到所述SoC芯片；

步骤（304）所述控制器接收所述测试程序，并将其保存在所述零位SRAM中；

步骤（305）所述外部测试机对所述SOC芯片进行复位操作，继而所述CPU从所述零位SRAM运行所述测试程序；

步骤（306）所述控制器向所述外部测试机输出测试结果，所述测试结果为测试通过或测试失效。

9.如权利要求8所述的嵌入式***存储器的测试方法，其中还包括：

步骤（307）如果所述步骤（306）中的测试结果为测试失效，所述控制器向所述外部测试机输出测试信息。

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