CN103594524A - 肖特基二极管及其制作方法 - Google Patents
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Abstract
本发明揭示了一种肖特基二极管，包括：半导体衬底；外延层，位于所述半导体衬底的一侧；保护环，位于背离所述半导体衬底一侧的所述外延层中；凹槽，位于所述外延层背离所述半导体衬底一侧的表面，所述保护环包围所述凹槽，并与所述凹槽通过所述外延层相隔离，所述凹槽的深度小于所述保护环的深度。本发明还提供上述肖特基二极管的制作方法。本发明的肖特基二极管能够降低所述肖特基二极管正向压降，并能提高所述肖特基二极管的抗静电能力，提高所述肖特基二极管的性能。
Description
技术领域
本发明涉及一种半导体分立器件的制造方法，尤其涉及一种肖特基二极管及其制作方法。
背景技术
肖特基二极管是以金属(或金属硅化物)和半导体接触形成的二极管，简称肖特基二极管(Schottky Barrier Diode)，具有正向压降低、反向恢复时间很短的特点。由于肖特基二极管中少数载流子的存贮效应甚微，所以其频率响应仅为RC时间常数限制，因而，它是高频和快速开关的理想器件。其工作频率可达100GHz。
对于二极管来说，正向功耗PF=IF×VF对总体功耗的贡献最大。由于二极管电流(IF)是由应用预先决定的，因此要想降低功耗只能想办法降低正向压降(VF)。现有大功率肖特基产品的正向压降相对较大，尤其是大电流情况下。降低正向压降的主要有降低势垒高度，降低外延厚度和增加源区面积，其中降低势垒高度和增加源区面积，则反向电流(IR)增加，带来反向功耗增加。因此降低外延厚度就成为在保持反向功耗和正向功率不变的情况下降低压降的主要方法之一。
由于大功率肖特基二极管的正向输出电流较大，成本较高，如果损坏会造成较大的损失，而静电冲击就是造成器件损坏的主要原因之一，现有的肖特基二极管的ESD(静电放电，Electrostatic Discharge)能力较差，尤其是电压较高的情况下，一般小于8KV。在现有技术中，防止静电冲击造成损坏的方法包括增加***防静电冲击电路或者提高器件本身的抗静电能力。然而，增加***电路使成本进一步增加同时还需要扩大电路板的面积。因此，如何提高肖特基二极管器件本身的抗静电能力，就成为肖特基二极管在抗静电冲击能力方面需要解决的主要问题。
发明内容
本发明的目的是提供一种肖特基二极管及其制作方法，能够降低所述肖特基二极管正向压降，并能提高所述肖特基二极管的抗静电能力，提高所述肖特基二极管的性能。
为解决上述问题，本发明提供一种肖特基二极管，包括：
半导体衬底；
外延层，位于所述半导体衬底的一侧；
保护环，位于背离所述半导体衬底一侧的所述外延层中；
凹槽，位于所述外延层背离所述半导体衬底一侧的表面，所述保护环包围所述凹槽，并与所述凹槽通过所述外延层相隔离，所述凹槽的深度小于所述保护环的深度。
进一步的，所述肖特基二极管还包括：
钝化层，位于所述外延层背离所述半导体衬底一侧，所述钝化层具有一引线孔，所述保护环围绕所述引线孔；
势垒合金层，位于所述引线孔中的所述外延层上；
正面电极，位于所述势垒合金层上；
背面电极，位于所述半导体衬底背离所述外延层的一侧。
进一步的，所述钝化层的材料为二氧化硅。
进一步的，所述势垒合金层的厚度为
进一步的，所述凹槽的深度小于等于所述保护环的深度的三分之二。
进一步的，所述凹槽的深度比所述保护环的深度小0.6μm～1.6μm。
进一步的，所述凹槽的深度为0.6μm～0.8μm。
进一步的，所述保护环的深度为1.2μm～2μm。
进一步的，所述保护环的内径与所述凹槽之间的距离为15μm～30μm。
根据本发明的另一面，本发明还提供一种肖特基二极管的制作方法，包括：
提供半导体衬底，所述半导体衬底的一侧具有一外延层；
在所述外延层背离所述半导体衬底的一侧形成一阻挡层，所述阻挡层具有一开口；
对所述半导体衬底进行热氧化工艺，以在所述开口处的所述外延层表面形成一凹槽，所述凹槽内具有局部氧化层；
去除所述阻挡层以及局部氧化层；
在背离所述半导体衬底一侧的所述外延层中形成一保护环；
其中，所述保护环包围所述凹槽，并与所述凹槽通过所述外延层相隔离，所述凹槽的深度小于所述保护环的深度。
进一步的，所述在背离所述半导体衬底一侧的所述外延层中形成一保护环的步骤包括：
在所述外延层背离所述半导体衬底一侧形成一钝化层；
在所述外延层形成一环形窗口，所述环形窗口的内径大于所述凹槽的宽度；
以所述环形窗口为掩膜，对所述外延层进行离子注入，以形成所述保护环。
进一步的，所述肖特基二极管的制作方法还包括：
在所述外延层形成一引线孔，所述保护环围绕所述引线孔；
在所述引线孔中的所述外延层上形成一势垒合金层；
在所述势垒合金层上形成一正面电极，在所述半导体衬底背离所述外延层的一侧形成一背面电极。
进一步的，所述钝化层的材料为二氧化硅。
进一步的，所述势垒合金层的厚度为
进一步的，所述阻挡层包括一氧化层和一氮化层，所述氮化层位于所述氧化层背离所述外延层的一侧。
进一步的，所述在所述外延层背离所述半导体衬底的一侧形成一阻挡层，所述阻挡层具有一开口的步骤包括：
在所述外延层背离所述半导体衬底的一侧形成所述氧化层；
在所述氧化层背离所述外延层的一侧形成所述氮化层；
对所述氮化层进行光刻工艺，在所述氮化层上形成开口图案；
以所述开口图案为掩膜，依次对所述氮化层和氧化层进行刻蚀，以形成所述开口。
进一步的，所述氧化层采用热氧化工艺形成，所述氧化层的厚度为0.08um～1.2μm；所述氮化层采用化学气相沉积工艺形成，所述氮化层的厚度为0.2μm～1.5μm。
进一步的，采用湿法刻蚀去除所述阻挡层以及局部氧化层。
进一步的，所述凹槽的深度为0.6μm～0.8μm。
进一步的，所述凹槽的深度小于等于所述保护环的深度的三分之二。
进一步的，所述凹槽的深度比所述保护环的深度小0.6μm～1.6μm。
进一步的，所述保护环的深度为1.2μm～2μm。
进一步的，所述保护环的内径与所述凹槽之间的距离为15μm～30μm。
与现有技术相比，本发明的所述肖特基二极管主要具有以下优点：
1、在本发明提供的所述肖特基二极管中，所述保护环包围所述凹槽，并与所述凹槽通过所述外延层相隔离，所述凹槽的深度小于所述保护环的深度，与现有技术相比，所述凹槽的设置减薄了所述外延层中源区的厚度，降低了所述外延层上源区位置的压降，从而使所述肖特基二极管的整体正向压降有所降低；同时，所述凹槽位于所述保护环内，所述凹槽并未达到所述保护环的电场明显变化区域，因此，在所述肖特基二极管正向施压时，所述凹槽对电压无影响；当所述肖特基二极管反向施压时，由于所述凹槽处的源区的厚度变薄，改变了所述肖特基二极管受到ESD冲击时的电场分布，使所述肖特基二极管受到ESD冲击时主要受冲击的区域为所述凹槽处的源区以及所述保护环的区域(现有技术中的肖特基二极管受到ESD冲击时主要受冲击的区域为所述保护环的区域)，所以，增加了受冲击的区域面积，从而降低了冲击时的电流密度，提高了所述肖特基二极管的抗ESD冲击能力。
2、在本发明提供的所述肖特基二极管中，所述凹槽位于所述肖特基二极管的源区，通过对所述半导体衬底进行热氧化工艺，在所述外延层形成所述局部氧化层以形成所述凹槽，避免通过刻蚀工艺(如干法刻蚀或湿法刻蚀)形成所述凹槽，避免在刻蚀工艺中造成的损伤，从而避免所述肖特基二极管的特性产生畸变，有利于提高所述凹槽处的所述外延层的表面的均一性，进一步提高所述肖特基二极管的抗ESD冲击能力。
附图说明
图1为本发明一实施例中肖特基二极管的结构示意图；
图2为本发明一实施例中肖特基二极管的制作方法的流程示意图；
图3～图14为本发明一实施例中肖特基二极管的制作过程的中器件结构的示意图；
图15为本发明一实施例中肖特基二极管的ESD冲击时击穿电场的分布图；
图16为对比实施例中肖特基二极管的ESD冲击时击穿电场的分布图。
具体实施方式
下面将结合示意图对本发明的肖特基二极管及其制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种肖特基二极管及其制作方法，在本发明提供的所述肖特基二极管中，所述保护环包围所述凹槽，并与所述凹槽通过所述外延层相隔离，所述凹槽的深度小于所述保护环的深度，所述凹槽的设置能够降低所述肖特基二极管正向压降，并能提高所述肖特基二极管的抗静电能力，提高所述肖特基二极管的性能。
结合上述核心思想，本发明提供一种肖特基二极管的制作方法，包括以下步骤：
步骤S01，提供半导体衬底，所述半导体衬底的一侧具有一外延层；
步骤S02，在所述外延层背离所述半导体衬底的一侧形成一阻挡层，所述阻挡层具有一开口；
步骤S03，对所述半导体衬底进行热氧化工艺，以在所述开口处的所述外延层表面形成一凹槽，所述凹槽内具有局部氧化层；
步骤S04，去除所述阻挡层以及局部氧化层；
步骤S05，在背离所述半导体衬底一侧的所述外延层中形成一保护环。
以下请参考图1，具体说明本发明一实施例中肖特基二极管的结构。如图1所示，所述肖特基二极管100包括半导体衬底110、外延层120、保护环121以及凹槽141。其中，所述外延层120位于所述半导体衬底110的一侧，所述保护环121位于背离所述半导体衬底110一侧的所述外延层120中，所述凹槽141位于所述外延层120背离所述半导体衬底110一侧的表面，所述保护环121包围所述凹槽141，并与所述凹槽141通过所述外延层120相隔离，所述凹槽141的深度H1小于所述保护环121的深度H2。在本实施例中，所述半导体衬底110为N+型，所述外延层120为N-型，所述保护环121为P型，具体的材料与掺杂元素并不作限制，较佳的，在本实施例中，所述半导体衬底110和外延层120的材料均为硅。
在本实施例中，所述凹槽141的设置减薄了所述外延层121中源区的厚度W1，降低了所述外延层121上源区位置的压降，从而使所述肖特基二极管100的整体正向压降有所降低；同时，所述凹槽141位于所述保护环121内，所述凹槽141并未达到所述保护环121的电场明显变化区域，因此，在所述肖特基二极管100正向施压时，所述凹槽141对电压无影响；当所述肖特基二极管100反向施压时，由于所述凹槽141处的源区的厚度W1变薄，改变了所述肖特基二极管100受到ESD冲击时的电场分布，使所述肖特基二极管100受到ESD冲击时主要受冲击的区域为所述凹槽141处的源区以及所述保护环121的区域(现有技术中的肖特基二极管受到ESD冲击时主要受冲击的区域为所述保护环的区域)，所以，增加了受冲击的区域面积，从而降低了冲击时的电流密度，提高了所述肖特基二极管100的抗ESD冲击能力。
在本实施例中，所述保护环121的深度为1.2μm～2μm，例如1.5μm，但所述保护环的深度并不限于为1.2μm～2μm，具体根据器件结构的需要进行设置。较佳的，所述凹槽141的深度H1小于等于所述保护环121的深度H2的三分之二，可以使得当所述肖特基二极管100正向导通时，正向电流不变。例如，所述凹槽141的深度H1小于等于所述保护环121的深度H2的五分之三等。但所述凹槽141的深度H1并不限于小于等于所述保护环121的深度H2的三分之二，所述凹槽141的深度H1还可以为所述保护环121的深度H2的四分之三，等等。
较佳的，所述凹槽141的深度H1比所述保护环121的深度H2小0.6μm～1.6μm，所述凹槽141的深度H1为0.6μm～0.8μm。例如，较佳的，所述凹槽141的深度H1比所述保护环121的深度H2小0.8μm、1μm、1.2μm等，所述凹槽141的深度H1为0.7μm，可以有效地保证当所述肖特基二极管100反向施压时，电场重新分布，增加了受冲击的区域面积，从而降低了冲击时的电流密度，提高所述肖特基二极管100的抗ESD冲击能力。但所述凹槽141的深度H1并不限于比所述保护环121的深度H2小0.6μm～1.6μm，所述凹槽141的深度H1并不限于为0.6μm～0.8μm，例如，所述凹槽141的深度H1比所述保护环121的深度H2小0.5μm或1.8μm，所述凹槽141的深度H1为0.5μm或1μm，亦在本发明的思想范围之内。
较佳的，在本实施例中，所述保护环121的内径与所述凹槽141之间的距离L为15μm～30μm，较佳的，距离L为20μm、25μm，可以避免所述保护环121与所述凹槽141之间产生漏电。但所述保护环121的内径与所述凹槽141之间的距离L并不限于为15μm～30μm，例如，所述保护环121的内径与所述凹槽141之间的距离L为10μm、35μm等，亦在本发明的思想范围之内。
进一步的，在本实施例中，所述肖特基二极管100还包括钝化层150、势垒合金层160、正面电极170以及背面电极180。其中，所述钝化层150位于所述外延层120背离所述半导体衬底110一侧，所述钝化层具有一引线孔153，所述保护环121围绕所述引线孔153。所述势垒合金层160位于所述引线孔153中的所述外延层120上，所述正面电极170位于所述势垒合金层160上，所述背面电极180位于所述半导体衬底110背离所述外延层120的一侧。向所述正面电极170和背面电极180施加电压，以对所述肖特基二极管100施加正向电压或反向电压。
较佳的，所述势垒合金层160的厚度为
例如
等。所述钝化层150的材料为二氧化硅等电绝缘材料。
以下参考图2，具体说明本发明的肖特基二极管的制作方法。
首先，进行步骤S01，提供半导体衬底110，所述半导体衬底110的一侧具有一外延层120，如图3所示。
然后，进行步骤S02，在所述外延层120背离所述半导体衬底110的一侧形成一阻挡层，所述阻挡层具有一开口。较佳的，在本实施例中，所述阻挡层130包括一氧化层131(例如二氧化硅)和一氮化层132(例如氮化硅)，所述氮化层132位于所述氧化层131背离所述外延层120的一侧，如图4所示，可以减少对所述外延层120的损伤。其中，所述氧化层131采用热氧化工艺形成，例如，在1000℃下，采用氢氧合成的方法，在所述外延层120的表面生长0.08um～1.2μm的所述氧化层131；然后，采用化学气相沉积工艺形成，在所述氧化层131的表面生长0.2μm～1.5μm的所述氮化层；随后，可以对所述氮化层132进行光刻工艺，在所述氮化层132上形成开口图案(所述开口图案的材料可以为光刻胶等)；以所述开口图案为掩膜，依次对所述氮化层132和氧化层131进行刻蚀，以形成所述开口133，所述开口133的底部露出所述外延层120，如图5所示。
接着，进行步骤S03，对所述半导体衬底110进行热氧化工艺，例如，在1100℃下，热氧化工艺可以采用氢氧合成的方法。所述阻挡层130起到掩蔽作用，消耗所述开口133处的外延层120，使得仅在所述开口133处的外延层120被氧化形成局部氧化层140，以在所述开口133处的所述外延层120表面形成一凹槽141，所述凹槽141内具有所述局部氧化层140，如图6所示。由于在本实施例中，所述氧化层131的材料为二氧化硅，所述外延层120的材料为硅，所以生成的所述局部氧化层140为二氧化硅，所述局部氧化层140与所述氧化层131连成一片。
随后，进行步骤S04，去除所述阻挡层130以及局部氧化层140，如图7所示。较佳的，可以采用湿法刻蚀去除所述阻挡层130以及局部氧化层140。在本实施例中，通过对所述半导体衬底110进行热氧化工艺，在所述外延层120形成所述局部氧化层140以形成所述凹槽141，避免通过刻蚀工艺(如干法刻蚀或湿法刻蚀)形成所述凹槽141，避免在刻蚀工艺中造成的损伤，从而避免所述肖特基二极管100的特性产生畸变，有利于提高所述凹槽141处的所述外延层120的表面的均一性，进一步提高所述肖特基二极管100的抗ESD冲击能力。
之后，进行步骤S05，在背离所述半导体衬底110一侧的所述外延层120中形成一保护环。在本实施例中，步骤S05包括以下子步骤：
第一子步：在所述外延层120背离所述半导体衬底110一侧形成一钝化层150，如图8所示；
第二子步：在所述钝化层150形成一环形窗口151，所述环形窗口151的内径大于所述凹槽141的宽度，如图9所示；
第三子步：以所述环形窗口151为掩膜，对所述外延层120进行离子注入，以形成所述保护环121，如图10所示。在本实施例中，还包括退火工艺，在进行退火工艺时，所述保护环121内的掺杂元素扩散地更加均匀，同时，在所述保护环121上生长出一层厚度约
的环上氧化层152，如图11所示。
进一步的，所述肖特基二极管的制作方法还包括：
在所述钝化层150形成一引线孔153，所述保护环121围绕所述引线孔153，如图12所示。一般的，可以采用光刻、刻蚀工艺对所述钝化层150进行腐蚀，以暴露出所述钝化层150底部的所述外延层120，并暴露出所述凹槽141，从而形成所述引线孔153。较佳的，所述引线孔153边缘位置位于所述保护环121的环中心附近；
在所述引线孔153中的所述外延层120上形成一势垒合金层160，如图13所示。其中，所述势垒合金层160的材料并不作限制，在本实施例中，所述势垒合金层160的材料为镍铂合金；
在所述势垒合金层160上形成一正面电极170，在所述半导体衬底110背离所述外延层120的一侧形成一背面电极180，如图14所示。其中，所述正面电极170和背面电极180的材料并不作限制，在本实施例中，所述正面电极150和背面电极180的材料均为金属银。
如图15所示，当所述肖特基二极管100反向施压时，所述肖特基二极管100受到ESD冲击时主要受冲击的区域为所述凹槽141处的源区以及所述保护环121的区域(如图15中虚线区域所示)，所以，增加了受冲击的区域面积，从而降低了冲击时的电流密度，提高了所述肖特基二极管100的抗ESD冲击能力。
另外，根据本发明一实施例，做一对比实施例，对比实施例与本发明一实施例基本相同，不同之处在于：对比实施例中的肖特基二极管200没有设置凹槽，如图16所示。在对比实施例中，半导体衬底210、外延层220、保护环221、钝化层250、引线孔253、势垒合金层260、正面电极270和背面电极280的制造工艺与所述肖特基二极管100中对应部件的制造工艺完全相同。当所述肖特基二极管200反向施压时，所述肖特基二极管200受到ESD冲击时主要受冲击的区域为所述保护环221的区域(如图16中虚线区域所示)。
表1示出了发明一实施例中的肖特基二极管100与对比实施例中的肖特基二极管200的性能对比。从表1可以看出，与对比实施例相比，发明一实施例中的肖特基二极管100在降低正向压降的同时，较大地提高了所述肖特基二极管100的抗静电能力，并不影响反向电压等性能。
表1对比实施例与本发明一实施例的肖特基二极管的性能对比
综上，本发明提供一种肖特基二极管及其制作方法，在本发明提供的所述肖特基二极管中，所述保护环包围所述凹槽，并与所述凹槽通过所述外延层相隔离，所述凹槽的深度小于所述保护环的深度，所述凹槽的设置能够降低所述肖特基二极管正向压降，并能提高所述肖特基二极管的抗静电能力，提高所述肖特基二极管的性能。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
Claims (23)
1.一种肖特基二极管，其特征在于，包括：
半导体衬底；
外延层，位于所述半导体衬底的一侧；
保护环，位于背离所述半导体衬底一侧的所述外延层中；
凹槽，位于所述外延层背离所述半导体衬底一侧的表面，所述保护环包围所述凹槽，并与所述凹槽通过所述外延层相隔离，所述凹槽的深度小于所述保护环的深度。
2.如权利要求1所述的肖特基二极管，其特征在于，所述肖特基二极管还包括：
钝化层，位于所述外延层背离所述半导体衬底一侧，所述钝化层具有一引线孔，所述保护环围绕所述引线孔；
势垒合金层，位于所述引线孔中的所述外延层上；
正面电极，位于所述势垒合金层上；
背面电极，位于所述半导体衬底背离所述外延层的一侧。
3.如权利要求2所述的肖特基二极管，其特征在于，所述钝化层的材料为二氧化硅。
4.如权利要求2所述的肖特基二极管，其特征在于，所述势垒合金层的厚度为
5.如权利要求1-4中任意一项所述的肖特基二极管，其特征在于，所述凹槽的深度小于等于所述保护环的深度的三分之二。
6.如权利要求1-4中任意一项所述的肖特基二极管，其特征在于，所述凹槽的深度比所述保护环的深度小0.6μm～1.6μm。
7.如权利要求1-4中任意一项所述的肖特基二极管，其特征在于，所述凹槽的深度为0.6μm～0.8μm。
8.如权利要求1-4中任意一项所述的肖特基二极管，其特征在于，所述保护环的深度为1.2μm～2μm。
9.如权利要求1-4中任意一项所述的肖特基二极管，其特征在于，所述保护环的内径与所述凹槽之间的距离为15μm～30μm。
10.一种肖特基二极管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底的一侧具有一外延层；
在所述外延层背离所述半导体衬底的一侧形成一阻挡层，所述阻挡层具有一开口；
对所述半导体衬底进行热氧化工艺，以在所述开口处的所述外延层表面形成一凹槽，所述凹槽内具有局部氧化层；
去除所述阻挡层以及局部氧化层；
在背离所述半导体衬底一侧的所述外延层中形成一保护环；
其中，所述保护环包围所述凹槽，并与所述凹槽通过所述外延层相隔离，所述凹槽的深度小于所述保护环的深度。
11.如权利要求10所述的肖特基二极管的制作方法，其特征在于，所述在背离所述半导体衬底一侧的所述外延层中形成一保护环的步骤包括：
在所述外延层背离所述半导体衬底一侧形成一钝化层；
在所述外延层形成一环形窗口，所述环形窗口的内径大于所述凹槽的宽度；
以所述环形窗口为掩膜，对所述外延层进行离子注入，以形成所述保护环。
12.如权利要求11所述的肖特基二极管的制作方法，其特征在于，所述肖特基二极管的制作方法还包括：
在所述外延层形成一引线孔，所述保护环围绕所述引线孔；
在所述引线孔中的所述外延层上形成一势垒合金层；
在所述势垒合金层上形成一正面电极，在所述半导体衬底背离所述外延层的一侧形成一背面电极。
13.如权利要求12所述的肖特基二极管，其特征在于，所述钝化层的材料为二氧化硅。
14.如权利要求12所述的肖特基二极管，其特征在于，所述势垒合金层的厚度为
15.如权利要求11-14中任意一项所述的肖特基二极管的制作方法，其特征在于，所述阻挡层包括一氧化层和一氮化层，所述氮化层位于所述氧化层背离所述外延层的一侧。
16.如权利要求15所述的肖特基二极管的制作方法，其特征在于，所述在所述外延层背离所述半导体衬底的一侧形成一阻挡层，所述阻挡层具有一开口的步骤包括：
在所述外延层背离所述半导体衬底的一侧形成所述氧化层；
在所述氧化层背离所述外延层的一侧形成所述氮化层；
对所述氮化层进行光刻工艺，在所述氮化层上形成开口图案；
以所述开口图案为掩膜，依次对所述氮化层和氧化层进行刻蚀，以形成所述开口。
17.如权利要求15所述的肖特基二极管的制作方法，其特征在于，所述氧化层采用热氧化工艺形成，所述氧化层的厚度为0.08um～1.2μm；所述氮化层采用化学气相沉积工艺形成，所述氮化层的厚度为0.2μm～1.5μm。
18.如权利要求11-14中任意一项所述的肖特基二极管的制作方法，其特征在于，采用湿法刻蚀去除所述阻挡层以及局部氧化层。
19.如权利要求11-14中任意一项所述的肖特基二极管的制作方法，其特征在于，所述凹槽的深度为0.6μm～0.8μm。
20.如权利要求11-14中任意一项所述的肖特基二极管的制作方法，其特征在于，所述凹槽的深度小于等于所述保护环的深度的三分之二。
21.如权利要求11-14中任意一项所述的肖特基二极管的制作方法，其特征在于，所述凹槽的深度比所述保护环的深度小0.6μm～1.6μm。
22.如权利要求11-14中任意一项所述的肖特基二极管的制作方法，其特征在于，所述保护环的深度为1.2μm～2μm。
23.如权利要求11-14中任意一项所述的肖特基二极管的制作方法，其特征在于，所述保护环的内径与所述凹槽之间的距离为15μm～30μm。
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| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140219 |
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