CN103579298B - 高压半导体元件的场元件 - Google Patents

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Abstract

本发明公开了一种高压半导体元件的场元件，该场元件包括一第一导电型的一衬底；一第一阱为一第二导电型，是形成于衬底内并由衬底的表面向下扩展；一第二阱，为第一导电型和形成于衬底内并由衬底的表面向下扩展，第二阱邻接第一阱的一侧，而衬底则位于第一阱的另一侧；一第一掺杂区为第一导电型，是形成于第二阱处并与第一阱相隔一距离，其中第一掺杂区的掺杂浓度大于第二阱的掺杂浓度；一导线，是电性连接第一掺杂区并跨越(across)第一阱的上方；和一导电体(conductive？body)，是位于导线和第一阱之间，且导电体于导线下方对应地跨越(across)第一阱，导电体和导线被电性隔离。当高压半导体元件操作时，是施加一高压于导线，且施加一固定偏压至该导电体，或是不施加任何外部电压于该导电体，都可有效避免场元件开启。

Description

高压半导体元件的场元件
技术领域
本发明是有关于一种可有效改良高压半导体元件的寄生场元件的阈值电压(Thresholdvoltage)的场元件。
背景技术
在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。对于高压或超高压操作的半导体元件(如金属氧化物半导体MOS)来说，当硅工艺中金属线到其连接的元件之间，在金属线跨越的某些区域会诱发寄生场元件开启的问题。也就是说，对MOS晶体管在高压操作下，受到被开启的寄生场元件的阈值电压(Vth)的影响和限制，MOS晶体管的最大操作电压可能会低于其击穿电压。
目前已提出的避免场元件开启的方法：例如在场元件的高压N型阱中形成垫片(pad)使漏极端和场元件之间没有压差，就没有电流通过，但垫片面积大占空间，且易有引起高压N型阱绝缘隔离失败的风险。另外，也有利用增加场元件高压N型阱上方氧化物厚度的方式，使高压N型阱在高压操作下越难产生反转(channelreverse)，而增加场元件开启的难度，但此方法增加半导体元件热工艺的时间(形成氧化物)，不但需要额外的热预算(extrathermalbudge)，其热累积也可能对其他元件造成不良影响。
因此，如何在不增加任何成本，如额外热预算和需要额外掩模的时间成本和金钱成本，而能改善场元件的阈值电压，进而维持应用的高压半导体元件的最大操作电压，实为业界努力目标之一。
发明内容
本发明是有关于一种高压半导体元件的场元件，不但不会增加制造成本和元件区域面积，亦可有效地改良高压半导体元件的寄生场元件的阈值电压，避免半导体元件高压操作时场元件开启。
根据本发明的一方面，是提出一种场元件(fielddevice)，包括一第一导电型的一衬底；一第一阱为一第二导电型，是形成于衬底内并由衬底的表面向下扩展；一第二阱，为第一导电型和形成于衬底内并由衬底的表面向下扩展，第二阱邻接第一阱的一侧，而衬底则位于第一阱的另一侧；一第一掺杂区为第一导电型，是形成于第二阱处并与第一阱相隔一距离，其中第一掺杂区的掺杂浓度大于第二阱的掺杂浓度；一导线，是电性连接第一掺杂区并跨越(across)第一阱的上方；和一导电体(conductivebody)，是位于导线和第一阱之间，且导电体于导线下方对应地跨越(across)第一阱，导电体和导线被电性隔离。
根据本发明的再一方面，是提出一种高压半导体元件的操作方法，包括提供具有上述场元件的一高压半导体元件；当高压半导体元件操作时，是施加一高压于导线，且施加一固定偏压至该导电体，或是不施加任何外部电压于该导电体。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1A为依照本发明第一实施例的一具有场元件的高压金属氧化物半导体(HVMOS)元件的局部俯视图。
图1B为本发明第一实施例对应图1A的场元件及其高压金属氧化物半导体元件的剖面示意图。
图2A为依照本发明第二实施例的一具有场元件的高压金属氧化物半导体(HVMOS)元件的局部俯视图。
图2B为本发明第二实施例对应图2A的场元件及其高压金属氧化物半导体元件的剖面示意图。
图3为本发明第三实施例的场元件的剖面示意图。
图4为本发明相关实施例其中五种场元件态样的剖面示意图。
【主要元件符号说明】
1：HVMOS元件
111：P型衬底
112：N型埋层
113：P型阱
114、131：高压N型阱
115：高压P型阱
116：N型体(N-body)
121、122、123：P型掺杂区
124：N型掺杂区
126：绝缘层
127：图案导电层
13、23、33：场元件
141：导线
133、233、333：导电体
333a：主体部
333b：柱体部
136：第一绝缘层
137：第一中间介电层(firstILD)
138：第二绝缘层
332：第二掺杂区
422、423：单层多晶硅
435、436、437：复合层
437a：多晶硅
437b：金属层
具体实施方式
在此发明内容的实施例中，是提出场元件、应用的高压半导体元件及其操作方法，在不增加成本和元件区域面积的情况下，可有效改良高压半导体元件的寄生场元件的阈值电压(Thresholdvoltage)。
以下是提出多组实施例，配合相关图式以说明发明内容中一些，但不是全部，的高压半导体元件的场元件的态样。事实上，本发明的各种实施例可用许多不同型态来表示，而不应被此发明内容的实施例内容所限制；但此发明内容中所提出的这些实施例是可满足应用上的需求。再者，实施例中的叙述，如细部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。在此发明内容的实施例中，是以高压金属氧化物半导体(highvoltagemetal-oxide-semiconductor，HVMOS)元件及其场元件做说明，但本发明不仅限于此。于横跨场元件处的导线和场元件的一高压阱之间形成一导电体(conductivebody)，当半导体元件在高压操作下，导线和让场元件之间所产生的压差可以分散在该导电体上，有效改良场元件的阈值电压。
<第一实施例>
图1A为依照本发明第一实施例的一具有场元件的高压金属氧化物半导体(HVMOS)元件的局部俯视图。图1B为本发明第一实施例对应图1A的场元件及其高压金属氧化物半导体元件的剖面示意图。请参照图1A和图1B。HVMOS元件1包括一P型衬底111、形成于P型衬底111处的N型埋层(N+BuriedLayer，NBL)112、P型阱(PW)113、高压N型阱(HVNW)114和131、高压P型阱(HVPW)115、N型体(N-body)116、P型掺杂区(P+region)121、122和123、N型掺杂区(N+region)124、和绝缘层126。其中，N型埋层112可提供隔离功能，高压P型阱(HVPW)115位于两高压N型阱(HVNW)114和131之间。P型掺杂区121位于P型阱113处并电性连接至P型衬底111，N型掺杂区124位于N型体116处并为一源极端(source)。绝缘层126(如氧化物)是形成于P型阱113、高压N型阱114和高压P型阱115上方，并位于P型掺杂区121和N型掺杂区124之间。另一绝缘层126位于P型掺杂区123和N型体116之间，且上方形成一图案导电层127电性连接至P型掺杂区122以作为一栅极(Gate)。
HVMOS元件1更包括一场元件(fielddevice)13，包括一第一阱如高压N型阱(HVNW)131(即第一阱为一第二导电型，形成于第一导电型的衬底内并由衬底表面向下扩展)、一第二阱如高压P型阱(HVPW)115(即第二阱为第一导电型，形成于衬底内并由衬底表面向下扩展)、一第一掺杂区如P型掺杂区123(即第一掺杂区为第一导电型)、一导线141是电性连接第一掺杂区(如P型掺杂区123)并跨越(across)第一阱(如HVNW131)的上方；和一导电体(conductivebody)133是位于导线141和第一阱(如HVNW131)之间，且导电体133于导线141下方对应地跨越(across)第一阱，导电体133和导线141被电性隔离。其中，第二阱(如HVPW115)邻接第一阱(如HVNW131)的一侧，而衬底则位于第一阱的另一侧。第一掺杂区(如P型掺杂区123)形成于第二阱处并与第一阱相隔一距离，其中第一掺杂区的掺杂浓度大于第二阱的掺杂浓度。
再者，场元件13更包括一第一绝缘层136位于第一阱(如HVNW131)上方并延伸至第一掺杂区(如P型掺杂区123)，其中，导电体133是位于第一绝缘层136上方。第一绝缘层136例如是一场氧化层(FOX)。一实施例中，场元件13可包括一第一中间介电层(firstILD)137于第一绝缘层136和导电体133之间；也可以是第一绝缘层136直接填满第一阱(如HVNW131)和导电体133之间。一实施例中，场元件13更包括一第二绝缘层138，如第二中间介电层(secondILD)，位于导线141和导电体133之间，使导电体133和导线141电性隔离。第一中间介电层(firstILD)137和第二绝缘层138例如是氧化物。
在一实施例中，导线141例如是一顶部金属线(topmetalline)；导电体133的材料例如是多晶硅、金属如铝、铜、银...等、或任何导电材料，可以在原来工艺中适当地加入导电体133图案的制作，而无需要增加额外的工艺和区域。
在一实施例中，导电体133的形态例如是一导电环(conductivering)，环设于第二阱如HVPW115的周围和位于导线141下方，如图1A所示。但本发明并不以此为限，导电体133的实施态样可以是各种形状的环状如方形、圆形、椭圆形或其他形状，或是前述环状的局部图案，或是不干扰到其他元件的整面型态，都可以达到分散压差而有效改良场元件的阈值电压之效果。在第一实施例中，应用的HVMOS元件1在高压下操作时，导电体133是无须外接任何偏压。
在上述实施例中，是分别以P型和N型为第一导电型和第二导电型，即场元件13包括的衬底为P型衬底111，第一阱为高压N型阱(HVNW)131，第二阱为高压P型阱(HVPW)115，实施例所提出的场元件13结构可以使P-N-P的N区域(HVNW131)避免产生反转现象而形成开启的一电流通路。但本发明并不以此为限，第一导电型和第二导电型亦可分别为N型和P型，第一阱可以是一高压P型阱(HVPW)，第二阱可以是一高压N型阱(HVNW)，其构成的N-P-N的P区域避免产生反转现象，避免场元件开启。
<第二实施例>
图2A为依照本发明第二实施例的一具有场元件的高压金属氧化物半导体(HVMOS)元件的局部俯视图。图2B为本发明第二实施例对应图2A的场元件及其高压金属氧化物半导体元件的剖面示意图。图2A、图2B中，与图1A、图1B相同的元件是使用同样或类似的元件标号，且相同元件请参照第一实施例，在此亦不再赘述。
第二实施例的场元件23，其导电体233同样设置于导线141下方，但导电体233更电性连接至一外部电压源，可施加一固定偏压至该导电体233。其制法亦可以在原来工艺中适当地加入导电体233图案的制作，而无需要增加额外的工艺和区域。
第二实施例中，导电体233例如是浮栅金属(floatingmetal)或是具固定偏压的导电环。当应用的HVMOS元件在高压下操作时，为浮栅金属的导电体233或是提供一固定偏压(fixedvoltagebias)至导电体233(以强迫通道区维持特定电压)，都可有效避免场元件23开启。一实施例中，例如当导线141施以-150V时，导电体233是施以0V、-10V、-20V、-30V、-40V、-70V、-80V...等或其他的固定偏压值(固定偏压值是视实际应用条件所需而定，并不局限于该些数值)。
<第三实施例>
图3为本发明第三实施例的场元件的剖面示意图。图3中，与图1A-图2B相同的元件是使用同样或类似的元件标号，且相同元件请参照前述实施例，在此不再赘述。
第三实施例中，场元件33的导电体333仍设置在第一阱(如HVNW131)和导线141之间；且场元件33更包括一第二掺杂区332，是形成于第一阱(如HVNW131)内并中断第一阱的连续，第二掺杂区332与(例如为第二导电型)第一阱具有相同的导电态，且第二掺杂区332的掺杂浓度大于第一阱的掺杂浓度，且第三实施例的第二掺杂区332是与导电体333电性连接。一实施例中，第二掺杂区332例如是一重掺杂区(heavilydopedregion)，掺杂浓度例如是3E15(1/cm2)。第二掺杂区332仍使第一阱(如HVNW131)具有良好的隔离状态。
如图3所示，导电体333例如是包括一主体部333a和连接的一柱体部(pillarportion)333b，柱体部333b向下延伸和穿过第一绝缘层136以与第二掺杂区332连接。其制法亦可以在原来工艺中适当地加入导电体333图案的制作，而无需要增加额外的工艺和区域。
在第三实施例中，应用的HVMOS元件在高压下操作时，导电体333例如是如第一实施例所述的无须外接任何偏压，即可有效避免场元件33开启。
再者，上述实施例中是以单层的导电体(如133、233、333a)为例作说明，但本发明并不以此为限，也可以使用一复合层作为应用的导电体。图4为本发明相关实施例其中五种场元件态样的剖面示意图。如图4所示，本发明可使用如单层多晶硅432(如PL2)、433(如PL3)作为导线141下方的导电体，其中单层多晶硅432是直接形成于第一绝缘层136上；而单层多晶硅433与导线141之间则以中间介电层(ILD，例如氧化物)电性隔离，并与第一绝缘层136之间相隔一间距而以中间介电层隔开。单层多晶硅或如金属等导电体都可以避免场元件在高压操作下不当开启所造成的通道反转。再者，如图4所示，本发明亦可使用复合层，例如两层多晶硅夹设一绝缘层的PIP复合层435、或两层金属层夹设一绝缘层的MIM复合层436、或一层多晶硅437a搭配一层金属层437b的复合层437、或一层多晶硅和一层金属层夹设一绝缘层(未显示)等的组合，都可以避免场元件在高压操作下不当开启所造成的通道反转。其中，PIP复合层435例如是直接形成于第一绝缘层136上；MIM复合层436例如是与第一绝缘层136之间相隔一间距而以中间介电层隔开；多晶硅437a和金属层437b搭配的复合层437例如是多晶硅437a直接形成于第一绝缘层136上，多晶硅437a与金属层437b间是以中间介电层隔开。然而，本发明并不仅限于此，也可以根据上述实施例和实际应用的条件变化与调整而产生其他应用态样。
上述实施例的应用十分广泛，例如PN结(PNjunction)、双极性结晶体管(bipolarjunctiontransistor，BJT)、金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfieldeffecttransistor，MOSFET)、漏极延伸金属氧化物半导体导体(extendeddrainMOS，EDN/PMOS)、侧向扩散型金属氧化物半导体导体(lateraldiffusedMOS，LDN/PMOS)、双扩散漏极金属氧化物半导体导体(doublediffuseddrainMOS，DDDN/PMOS)、轻掺杂漏极金属氧化物半导体导体(lightly-dopeddrainMOS，LDDN/PMOS)、COOLMOSTM、垂直双扩散金属氧化物半导体导体(verticaldouble-diffusedMOS，VDMOS)、绝缘栅双极晶体管(insulatedgatebipolartransistor，IGBT)...等等各种有寄生场元件开启问题的半导体元件，都可以应用如上述实施例的在导线如顶部金属线下方设置一导电体，或是在高压元件操作时对所设置的导电体施加一固定偏压，或是将导电体电性连接至第一阱(如HVNW131)内的一高浓度掺杂区(与HVNW131相同的导电态)，都可有效避免场元件开启。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种场元件(fielddevice)，包括：
一第一导电型的一衬底；
一第一阱为一第二导电型，是形成于该衬底内并由该衬底的表面向下扩展；
一第二阱，为该第一导电型和形成于该衬底内并由该衬底的表面向下扩展，该第二阱邻接该第一阱的一侧，而该衬底则位于该第一阱的另一侧；
一第一掺杂区为该第一导电型，是形成于该第二阱处并与该第一阱相隔一距离，其中该第一掺杂区的掺杂浓度大于该第二阱的掺杂浓度；
一导线，是电性连接该第一掺杂区并跨越(across)该第一阱的上方；
一导电体(conductivebody)，是位于该导线和该第一阱之间且于该导线下方对应地跨越(across)该第一阱，该导电体和该导线被电性隔离；
一第一绝缘层，位于该第一阱上方并延伸至该第一掺杂区，其中该导电体是位于该第一绝缘层上方；以及
一第一中间介电层(firstILD)，位于该第一绝缘层和该导电体之间。
2.根据权利要求1所述的场元件，其中该导电体是电性连接至一电压源，可施加一固定偏压至该导电体。
3.根据权利要求1所述的场元件，更包括一第二掺杂区为该第二导电型，是形成于该第一阱处并中断该第一阱的连续，且该第二掺杂区的掺杂浓度大于该第一阱的掺杂浓度，该第二掺杂区是与该导电体电性连接。
4.根据权利要求3所述的场元件，其中该导电体包括一柱体部(pillarportion)向下延伸和穿过该第一绝缘层以与该第二掺杂区连接。
5.根据权利要求1所述的场元件，其中该第一绝缘层为一场氧化层。
6.根据权利要求1所述的场元件，更包括一第二绝缘层位于该导线和该导电体之间，使该导电体和该导线电性隔离。
7.根据权利要求6所述的场元件，其中该第二绝缘层为一第二中间介电层(secondILD)。
8.根据权利要求1所述的场元件，其中该导电体为单层的一多晶硅或一金属层。
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