CN103579030A - 一种新型芯片封装方法及芯片封装结构 - Google Patents
一种新型芯片封装方法及芯片封装结构 Download PDFInfo
- Publication number
- CN103579030A CN103579030A CN201310529964.0A CN201310529964A CN103579030A CN 103579030 A CN103579030 A CN 103579030A CN 201310529964 A CN201310529964 A CN 201310529964A CN 103579030 A CN103579030 A CN 103579030A
- Authority
- CN
- China
- Prior art keywords
- chip
- copper
- layer
- double face
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000005538 encapsulation Methods 0.000 title abstract description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 106
- 229910052802 copper Inorganic materials 0.000 claims abstract description 104
- 239000010949 copper Substances 0.000 claims abstract description 104
- 239000002184 metal Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002131 composite material Substances 0.000 claims abstract description 18
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 16
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000012545 processing Methods 0.000 claims abstract description 11
- 229910052709 silver Inorganic materials 0.000 claims abstract description 9
- 239000004332 silver Substances 0.000 claims abstract description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 8
- 238000003825 pressing Methods 0.000 claims abstract description 8
- 229910052718 tin Inorganic materials 0.000 claims abstract description 8
- 239000003292 glue Substances 0.000 claims abstract description 5
- 239000003822 epoxy resin Substances 0.000 claims abstract description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052737 gold Inorganic materials 0.000 claims abstract description 4
- 239000010931 gold Substances 0.000 claims abstract description 4
- 229920000647 polyepoxide Polymers 0.000 claims abstract description 4
- 238000004806 packaging method and process Methods 0.000 claims description 33
- 238000012856 packing Methods 0.000 claims description 14
- 239000002002 slurry Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 239000011135 tin Substances 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 6
- 239000006071 cream Substances 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- 239000002003 electrode paste Substances 0.000 claims description 2
- 238000004070 electrodeposition Methods 0.000 claims description 2
- 238000009713 electroplating Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000007747 plating Methods 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract 2
- 238000000576 coating method Methods 0.000 abstract 2
- 239000011889 copper foil Substances 0.000 abstract 2
- 239000003795 chemical substances by application Substances 0.000 abstract 1
- 238000005520 cutting process Methods 0.000 abstract 1
- 238000004513 sizing Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000007731 hot pressing Methods 0.000 description 3
- 239000003550 marker Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 229920002472 Starch Polymers 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 210000002421 cell wall Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- ALKZAGKDWUSJED-UHFFFAOYSA-N dinuclear copper ion Chemical compound [Cu].[Cu] ALKZAGKDWUSJED-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005485 electric heating Methods 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- -1 octenyl succinate anhydride Chemical class 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000008107 starch Substances 0.000 description 1
- 235000019698 starch Nutrition 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
- H01L21/4875—Connection or disconnection of other leads to or from bases or plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
本发明涉及一种新型芯片封装方法，该所述芯片封装方法包括如下步骤：a.蚀刻第一双面覆铜板铜皮区域，标记芯片贴附芯片区域；b.作出锣槽孔线及定位孔标示；c.涂覆导电金属浆料，贴附芯片；d.制作腔体板并涂环氧树脂或纯胶，并与第一双面覆铜板扣合；e.将第一覆铜板、第二覆铜板、腔体板和芯片热压成复合板；f.锣槽处理，在锣槽孔壁上镀铜；g.将复合板上下铜箔面蚀刻出长方形槽，将裸露铜层镀上金，银、锡、镍中的一种金属层；h.将封装好的复合板进行切割，使每颗产品分离。本发明还包括一种芯片封装结构。该方法产率高、加工方便、成本低廉，可以通过高电压和大电流，适用于多种芯片和不同环境。
Description
技术领域
本发明涉及一种芯片封装方法，本发明还涉及一种芯片封装结构。
背景技术
自从Intel公司1971年设计制造出4位微处理器芯片以来，芯片技术经历了翻天覆地的变化。为了更好的对芯片进行保护、固定、密封、和增强芯片电热性能，芯片的封装技术也经历了快速的发展。
在中国发明专利公开文件CN102938390A说明书中公开了芯片封装方法与芯片封装结构：包括如下步骤“将一芯片配置于一基板上，其中该基板的一第一图案化导电层接合该芯片的一第二图案化导电层，且该芯片具有一第一贯孔；在该芯片上形成一绝缘层，其中该绝缘层并填入该第一贯孔；形成贯穿该绝缘层的一第二贯孔，其中该第二贯孔贯穿该第一贯孔；在该绝缘层上形成一第三图案化导电层，其中该第三图案化导电层并填入该第二贯孔而电性连接该第一图案化导电层；以及配置一电子组件于该第三图案化导电层并电性连接该第三图案化导电层”。该方法工艺复杂、成本较高。
在中国发明专利公开文件CN101192548A说明书中公开了一种芯片封装及芯片封装方法：包括如下步骤“提供具有第一表面和第二表面的基板；将多个被动第一装置与所述第一表面接合；将第一芯片黏附于所述第一表面；于所属表面形成一层保护罩，用以覆盖多个第一被动装置和所述第一芯片；将多个第二被动装置与所述第二表面接合；将第二芯片黏附于所述第二表面；提供具有框架的盖座组合，且该框架具有多个开口窗及与所述多个第二表面连接的支柱；及所述盖座组合叠合在所述多个第二被动装置及所述第二芯片上，使得所述框架与第二表面边缘形成多个间隙；将所述填料填入多个间隙，以封装在所述盖座组合上的所述多个第二被动装置及第二芯片”。该技术采用填料填充缝隙，可能会导致芯片封装密封度不够，从而影响芯片在实际使用过程的性能，并且该方法成本较高。
发明内容
为了克服现有技术存在的问题，本发明提供了一种新型芯片封装方法，同时本发明还提供一种应用上述芯片封装方法制成的具有新型芯片封装结构的产品。
为解决上述问题，本发明所采用的技术方案如下：
一种新型芯片封装方法，包括如下步骤：
a. 将双面覆铜板的第一铜箔面蚀刻出若干均匀排列的、面积与形状均相同的铜皮区域，所述铜皮区域的长宽尺寸均大于所封装芯片，在所述铜皮区域标示与所封装的芯片电极大小对应的标记区域，得到第一双面覆铜板。蚀刻出若干均匀排列、形状与面积均相同的铜皮区域，适于工业上大规模生产和加工，可以节约成本，同时蚀刻出的“凸”字形铜皮区域，便于位置的识别和标示，同时减少了铜材料的消耗，使得成本降低。
b. 在第一双面覆铜板与铜皮区域的标记区域以外，距标记区域0.5-3mm的对应的第一双面覆铜板的边沿位置作出锣槽位置标示，并在第一双面覆铜板的至少一个夹角位置设置一个第一定位孔，这样便于后续锣槽、扣合等工序，可以按照标示的位置进行即可。
c. 在铜皮区域上的标记区域涂上一层厚度为50-150um（微米）的导电金属浆料，所述导电金属浆料为导电铜浆、导电银浆和锡膏中的一种，将芯片的第一电极贴附在所述导电金属浆料上，这样使得芯片与双面覆铜板的铜箔面复合在一起，在使用过程中不会造成松动而影响使用效果。其中，所述导电浆料的电阻值越小，效果越优。
d取一块与a步骤中的第一双面覆铜板大小对应的腔体板，所述腔体板厚度与所封装的芯片厚度相适应，所述腔体板上设有若干与a步骤中的标记区域位置、大小相对应的通孔，所述腔体板与第一覆铜板上设置的第一定位孔对应的位置上设有第二定位孔，将所述腔体板的双面均涂覆一层环氧树脂或纯胶（辛烯基琥珀酸淀粉酯的商品名），按照第一定位孔与第二定位孔的位置将所述腔体板与贴附有封装芯片的第一双面覆铜板扣合在一起。
e. 在芯片的第二电极上涂上一层厚度为50-150um的c步骤中所述的导电金属浆料，另取一块根据a步骤制成的第一双面覆铜板得到第二双面覆铜板，将第二双面覆铜板上的第一铜箔面上的铜皮标记区域与芯片第二电极位置校准后进行叠放，在130-170℃的温度下将第一双面覆铜板、第二双面覆铜板和腔体板压合约1.5-2.5小时制成复合板，在压合过程中，多余的胶水被挤压而流入到相邻“凸”字形铜皮区域之间的凹槽中，凝固后与双面覆铜板中的基板、腔体板复合在一起，从而避免胶水渗入芯片影响使用效果，同时也可以使得两个电极端被绝缘材料隔开，形成一个回路。
f.按照b步骤中的锣槽位置标示对e步骤制得的复合板进行锣槽处理，锣槽的孔径为1-2mm，在锣槽孔壁镀上一层20-200um的铜层，镀上该金属层是为了对封装芯片结构进行保护，镀铜层厚度越大，封装结构耐压能力越强。
g. 在根据f步骤锣槽处理的复合板的上下两个铜箔面蚀刻出长方形槽，然后将裸露的铜层镀上一层金属层，得到芯片封装结构，所述金属层的金属为镍、金、银或锡中的一种，从而避免裸露的铜层被氧化而影响使用效果。
h. 将根据g步骤制得芯片封装结构从复合板上分离。
优选的是，a步骤中的双面覆铜板第一铜箔面的厚度为70um，另外一个铜箔面的厚度为17um，中间介质层的厚度为100um。
优选的是，g步骤中的镀铜方法为沉铜法，该方法具有快速、稳定、无污染等良好效果。
优选的是，包括芯片、两个横截面为“山”字形电极端、两块横截面为“L”形绝缘介质板，所述两个横截面为“山”字形电极端的长端到两个短端的距离不相等，所述芯片的两个电极分别被一个横截面为“山”字形电极的最长端所盖覆，所述“山”字形电极端的长端的末端位置分别与芯片的端面对齐，芯片与两个横截面为“山”字形电极组成的结构之间的空隙由两个横截面为“L”形绝缘介质板所填充。更优的是，所述芯片电极与“山”字形电极端设有一层与芯片电极大小相适应的金属层，所述金属层为银层、镍层和铜层中的一种。优选的是，其特征在于：所述芯片为保险丝、熔断器或雷电保护器。
优选的是，包括芯片、两个横截面为“山”字形电极端、两块横截面为“L”形基板和一块框板，所述芯片的两个电极分别被一个横截面为“山”字形电极的最长端所盖覆，所述框板厚度与芯片厚度相适应，所述框板内框的大小与芯片大小相适应，所述芯片套设在框板中，所述腔体板、芯片与两个横截面为“山”字形电极端组成的结构的空隙为两块横截面为“L”形基板所填充。优选的是，所述芯片电极与“山”字形电极端设有一层与芯片电极大小相适应的金属层，所述金属层为银层、镍层和铜层中的一种。优选的是，其特征在于：所述芯片为保险丝、熔断器或雷电保护器。
本发明的新型芯片封装方法为一种全新的芯片封装方法，相比现有技术，具有如下有益效果：该加工方式由原来的金属支架单颗加工改进为整板加工，量产效率高、加工方便，提升了30%的加工效率，降低了生产成本；所封装出来的新型芯片封装结构，芯片的键合由原来的单点邦定，变为平面贴装，提升了效率，同时增大了接触面积，使得耐电压和耐电流的强度得到了很大的提升。
下面结合附图及具体实施方式对本发明作进一步详细说明。
附图说明
下面结合附图进一步阐明本发明实施例。
图1为实施例一中双面覆铜板蚀刻后的俯视图。
图2为实施例一中双面覆铜板铜皮标示区域贴附芯片的示意图。
图3为实施例一中腔体板的结构图。
图4为实施例一中复合板的结构图。
图5为实施例一中经锣槽工艺处理后复合板的剖面图。
图6为实施例一中将复合板中的锣槽壁镀铜后的示意图。
图7为实施例一的工艺路线图。
图8为实施例二中芯片封装结构的结构图。
具体实施方式
实施例一： ．一种新型芯片封装方法，其特征在于包括如下步骤：
a.将双面覆铜板的第一铜箔面蚀刻出若干均匀排列的、面积与形状均相同的“凸”字形的铜皮区域12，所述“凸”字形的铜皮区域12的下部长方形尺寸大于所封装芯片2，在所述“凸”字形的铜皮区域12下部的长方形部分上标示与所封装的芯片电极大小21、22对应的标记区域，得到第一双面覆铜板1；
b.在第一双面覆铜板1与铜皮区域12的标记区域以外，距标记区域0.5mm的对应的第一双面覆铜板1的边沿位置作出锣槽位置标示，并在第一双面覆铜板1的至少一个夹角位置设置一个第一定位孔11；
c.在铜皮区域12上的标记区域涂上一层厚度为100um的导电铜浆13，将芯片2的第一电极22贴附在所述导电铜浆13上；
d.；取一块与a步骤中的第一双面覆铜板1大小对应的腔体板3，所述腔体板3厚度与所封装的芯片2厚度相适应，所述腔体板上3设有若干与a步骤中的标记区域位置、大小相对应的通孔32，所述腔体板3与第一覆铜板1上设置的第一定位孔11对应的位置上设有第二定位孔31，将所述腔体板3的双面均涂覆一层环氧树脂，按照第一定位孔11与第二定位孔31的位置将所述腔体板3与贴附有封装芯片2的第一双面覆铜板1扣合在一起；
e.；在芯片2的第二电极21上涂上一层厚度为50um的c步骤中所述的导电铜浆13，另取一块根据a步骤制成的第一双面覆铜板1得到第二双面覆铜板4，将第二双面覆铜板4上的第一铜箔面上的铜皮标记区域与芯片2第二电极21位置校准后进行叠放，在150℃的温度下将第一双面覆铜板1、第二双面覆铜板4和腔体板3压合约1.5小时制成复合板5；
f.按照b步骤中的锣槽位置标示对e步骤制得的复合板5进行锣槽处理，锣槽的孔径为1mm，采用沉铜法在锣槽孔壁51镀上一层约20um的铜层，沉铜法具有快速、稳定等良好效果。
g.在根据f步骤锣槽处理的复合板5的上下两个铜箔面蚀刻出长方形槽，然后将裸露的铜层镀上一层金层52，得到芯片封装结构。
h. 将根据g步骤制得的芯片封装结构从复合板5上分离。
实施例二：一种芯片封装方法，其b步骤的锣槽标示位置距铜皮区域12的距离为3mm；c步骤中的所涂抹的导电银浆13厚度为50um；e步骤中的所涂抹的导电银浆13厚度为150um，所述热压的温度为170℃，压合时间为2.5小时；f步骤中锣槽的孔径为2mm，锣槽孔壁51的镀铜层厚度为200mm；g步骤中的裸露铜层镀上一层银层52；其余参数、步骤均与实施例一相同。
实施例三：一种芯片封装方法，其b步骤的锣槽标示位置距铜皮区域12的距离为1mm；c步骤中所涂抹的锡膏13厚度为150um；e步骤中的所涂抹的锡膏13厚度为80um，所述热压的温度为100℃，压合时间为2小时；f步骤中锣槽的孔径为1.5mm，锣槽孔壁51的镀铜层厚度为30mm；g步骤中的裸露铜层镀上一层镍层52；其余参数、步骤均与实施例一相同。
实施例四：一种芯片封装方法，其b步骤的锣槽标示位置距铜皮区域12的距离为2mm；c步骤中所涂抹的金属银浆13厚度为110um；e步骤中所涂抹的金属银浆13厚度为90um，所述热压的温度为110℃，压合时间为1.9小时；f步骤中锣槽的孔径为1.2mm，锣槽孔壁51的镀铜层厚度为50mm；g步骤中的裸露铜层镀上一层锡层52；其余参数、步骤均与实施例一相同。
实施例五：一种芯片封装结构，其特征在于：包括芯片20、两个横截面为“山”字形电极端10、两块横截面为“L”形绝缘介质板30，所述两个横截面为“山”字形电极端10的长端到两个短端的距离不相等，所述芯片20的两个电极210分别被一个横截面为“山”字形电极10的最长端所盖覆，所述“山”字形电极端的长端10的末端位置分别与芯片20的端面对齐，芯片20与两个横截面为“山”字形电极10组成的结构之间的空隙由两个横截面为“L”形绝缘介质板30所填充。
实施例六：一种芯片封装方法， a步骤中的双面覆铜板第一铜箔面的厚度为70um，另外一个铜箔面的厚度为17um，中间介质层的厚度为100um，其余步骤、参数均与实施例一相同。
实施例七：一种芯片封装结构，所述封装的芯片为保险丝，其余结构、参数均与实施例五相同。
实施例八：一种芯片封装结构，所述封装的芯片为熔断器，其余结构、参数均与实施例五相同。
实施例九：一种芯片封装结构，所述封装的芯片为雷电保护器，其余步骤、参数均与实施例五相同。
实施例十：一种芯片封装结构，所述芯片电极与电极端设有一层与芯片电极大小相适应的银层，其余步骤、参数均与实施例五相同。
实施例十一：一种芯片封装结构，所述芯片电极与电极端设有一层与芯片电极大小相适应的铜层，其余步骤、参数均与实施例五相同。
实施例十二：采用实施例一所述的芯片封装方法对保险丝芯片进行封装，编为第一组；采用传统的单颗芯片封装方法对保险丝芯片封装，编为第二组。给第一组、第二组分别配备相应的生产线，同时分别配备5名员工，每组生产8个小时，第一组封装好的芯片数为13000个，保废个数为20个，第二组所封装的芯片为10080个，报废个数为200个，由此可以看出采用本发明方法比传统的效率高约30%，合格率99.85%高于传统方法的98%。对第一组和第二组进行耐电压和耐电流测试，第一组最高负荷电压为350V，最高负荷电流为100A；第二组最高负荷电压为220V，最高负荷电流为50A，经比较可发现，采用本发明的芯片封装结构耐电压和耐电流性能明显高于传统芯片封装方法所制备的产品。
上述实施方式仅为本发明的优选实施方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。
Claims (10)
1.一种新型芯片封装方法，其特征在于包括如下步骤：
a.将双面覆铜板的第一铜箔面蚀刻出若干均匀排列的、面积与形状均相同的铜皮区域，所述铜皮区域的长宽尺寸均大于所封装芯片，在所述铜皮区域标示与所封装的芯片电极大小对应的标记区域，得到第一双面覆铜板；
b.在第一双面覆铜板与铜皮区域的标记区域以外，距标记区域0.5-3mm的对应的第一双面覆铜板的边沿位置作出锣槽位置标示，并在第一双面覆铜板的至少一个夹角位置设置一个第一定位孔；
c.在铜皮区域上的标记区域涂上一层厚度为50-150um的导电金属浆料，所述导电金属浆料为导电铜浆、导电银浆和锡膏中的一种，将芯片的第一电极贴附在所述导电金属浆料上；
d.取一块与a步骤中的第一双面覆铜板大小对应的腔体板，所述腔体板厚度与所封装的芯片厚度相适应，所述腔体板上设有若干与a步骤中的标记区域位置、大小相对应的通孔，所述腔体板与第一覆铜板上设置的第一定位孔对应的位置上设有第二定位孔，将所述腔体板的双面均涂覆一层环氧树脂或纯胶，按照第一定位孔与第二定位孔的位置将所述腔体板与贴附有封装芯片的第一双面覆铜板扣合在一起；
e.在芯片的第二电极上涂上一层厚度为50-150um的c步骤中所述的导电金属浆料，另取一块根据a步骤制成的第一双面覆铜板得到第二双面覆铜板，将第二双面覆铜板上的第一铜箔面上的铜皮标记区域与芯片第二电极位置校准后进行叠放，在130-170℃的温度下将第一双面覆铜板、第二双面覆铜板和腔体板压合1.5-2.5小时制成复合板；
f.按照b步骤中的锣槽位置标示对e步骤制得的复合板进行锣槽处理，锣槽的孔径为1-2mm，在锣槽孔壁镀上一层20-200um的铜层；
g. 在经过f步骤锣槽处理的复合板的上下两个铜箔面蚀刻出长方形槽，然后将裸露的铜层镀上一层金属层，所述金属层的金属为镍、金、银或锡中的一种，得到芯片封装结构；
h. 将g步骤制得的芯片封装结构从复合板上分离。
2.一种如权利要求1所述的新型芯片封装方法，其特征在于：a步骤中的第一双面覆铜板及e步骤中的第二覆铜板的第一铜箔面的厚度均为70um，另外一个铜箔面的厚度均为17um，中间介质层的厚度均为100um。
3.一种如权利要求1所述的新型芯片封装方法，其特征在于：g步骤中的镀铜方法为沉铜法。
4.一种如权利要求1所述的新型芯片封装方法，其特征在于：所述铜皮区域为“凸”字形，所述“凸”字形的铜皮区域的下部长方形尺寸大于所封装芯片，在所述“凸”字形的铜皮区域下部的长方形部分上标示与所封装的芯片电极大小对应的标记区域。
5.一种根据权利要求1-4任一项新型芯片封装方法制得的芯片封装结构，其特征在于：包括芯片、两个横截面为“山”字形电极端、两块横截面为“L”形绝缘介质板，所述两个横截面为“山”字形电极端的长端到两个短端的距离不相等，所述芯片的两个电极分别被一个横截面为“山”字形电极的最长端所盖覆，所述横截面为“山”字形电极端的长端的末端位置分别与芯片的端面对齐，所述芯片与两个横截面为“山”字形电极组成的结构之间的空隙由两个横截面为“L”形绝缘介质板所填充。
6.一种如权利要求5所述的芯片封装结构，其特征在于：所述芯片电极与“山”字形电极端设有一层与芯片电极大小相适应的金属层，所述金属层为银层、镍层和铜层中的一种。
7.一种如权利要求5所述的芯片封装结构，其特征在于：所述芯片为保险丝、熔断器或雷电保护器。
8.一种根据权利要求1-4任一项新型芯片封装方法制得的芯片封装结构，其特征在于：包括芯片、两个横截面为“山”字形电极端、两块横截面为“L”形基板和一块框板，所述芯片的两个电极分别被一个横截面为“山”字形电极的最长端所盖覆，所述框板厚度与芯片厚度相适应，所述框板内框的大小与芯片大小相适应，所述芯片套设在框板中，所述腔体板、芯片与两个横截面为“山”字形电极端组成的结构的空隙为两块横截面为“L”形基板所填充。
9.一种如权利要求8所述的芯片封装结构，其特征在于：所述芯片电极与横截面为“山”字形电极端设有一层与芯片电极大小相适应的金属层，所述金属层为银层、镍层和铜层中的一种。
10.一种如权利要求8所述的芯片封装结构，其特征在于：所述芯片为保险丝、熔断器或雷电保护器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310529964.0A CN103579030B (zh) | 2013-10-30 | 2013-10-30 | 一种新型芯片封装方法及芯片封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310529964.0A CN103579030B (zh) | 2013-10-30 | 2013-10-30 | 一种新型芯片封装方法及芯片封装结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103579030A true CN103579030A (zh) | 2014-02-12 |
| CN103579030B CN103579030B (zh) | 2016-01-13 |
Family
ID=50050529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310529964.0A Active CN103579030B (zh) | 2013-10-30 | 2013-10-30 | 一种新型芯片封装方法及芯片封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103579030B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106373897A (zh) * | 2015-07-23 | 2017-02-01 | 英飞凌科技股份有限公司 | 将半导体芯片定位在载体上并使其与载体连接的方法 |
| CN107305875A (zh) * | 2016-04-19 | 2017-10-31 | 现代摩比斯株式会社 | 双向半导体封装件 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139456A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | リ−ドフレ−ム |
| US20030113947A1 (en) * | 2001-12-19 | 2003-06-19 | Vandentop Gilroy J. | Electrical/optical integration scheme using direct copper bonding |
| US20050161682A1 (en) * | 2003-05-05 | 2005-07-28 | Joseph Mazzochette | Light emitting diodes packaged for high temperature operation |
| US20090042336A1 (en) * | 2007-08-06 | 2009-02-12 | Kyung-Wook Paik | Fabrication method of an organic substrate having embedded active-chips |
| CN101494175A (zh) * | 2008-01-22 | 2009-07-29 | 北京机械工业自动化研究所 | 一种三层立体功率封装方法及其结构 |
| CN102789996A (zh) * | 2012-08-01 | 2012-11-21 | 卓盈微电子（昆山）有限公司 | 适用于倒装芯片嵌入线路板的封装工艺 |
-
2013
- 2013-10-30 CN CN201310529964.0A patent/CN103579030B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139456A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | リ−ドフレ−ム |
| US20030113947A1 (en) * | 2001-12-19 | 2003-06-19 | Vandentop Gilroy J. | Electrical/optical integration scheme using direct copper bonding |
| US20050161682A1 (en) * | 2003-05-05 | 2005-07-28 | Joseph Mazzochette | Light emitting diodes packaged for high temperature operation |
| US20090042336A1 (en) * | 2007-08-06 | 2009-02-12 | Kyung-Wook Paik | Fabrication method of an organic substrate having embedded active-chips |
| CN101494175A (zh) * | 2008-01-22 | 2009-07-29 | 北京机械工业自动化研究所 | 一种三层立体功率封装方法及其结构 |
| CN102789996A (zh) * | 2012-08-01 | 2012-11-21 | 卓盈微电子（昆山）有限公司 | 适用于倒装芯片嵌入线路板的封装工艺 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106373897A (zh) * | 2015-07-23 | 2017-02-01 | 英飞凌科技股份有限公司 | 将半导体芯片定位在载体上并使其与载体连接的方法 |
| CN107305875A (zh) * | 2016-04-19 | 2017-10-31 | 现代摩比斯株式会社 | 双向半导体封装件 |
| CN107305875B (zh) * | 2016-04-19 | 2019-11-05 | 现代摩比斯株式会社 | 双向半导体封装件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103579030B (zh) | 2016-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102856472A (zh) | 发光元件装载用基板、led封装件及led封装件的制造方法 | |
| CN103957671A (zh) | 一种采用覆盖绝缘液体并固化的方式制作的led条形灯板及其方法 | |
| CN103579030B (zh) | 一种新型芯片封装方法及芯片封装结构 | |
| CN110088884A (zh) | 集成电路多芯片层叠封装结构以及方法 | |
| CN101996779A (zh) | 固体电解电容器 | |
| CN204215904U (zh) | 芯片型固态电解电容器 | |
| CN201717255U (zh) | 无源器件、无源器件埋入式电路板 | |
| CN101964287B (zh) | 薄膜片式保险丝及其制备方法 | |
| CN202025698U (zh) | 悬空熔丝型表面贴装熔断器 | |
| CN102254885A (zh) | 无源器件、无源器件埋入式电路板及其制造方法 | |
| CN101211898A (zh) | 具有静电防护、电磁隔离以及抗氧化的封装结构及其制造方法 | |
| CN207765439U (zh) | 一种多引脚贴片型电子器件 | |
| CN105390477B (zh) | 一种多芯片3d二次封装半导体器件及其封装方法 | |
| TWI473121B (zh) | The method of alloy resistor | |
| CN205488205U (zh) | 片式支架、片式器件阵列以及片式器件 | |
| CN104299789A (zh) | 芯片型固态电解电容器及其制造方法 | |
| CN204946893U (zh) | 一种过流过压保护复合件及其引线框架 | |
| CN107785470A (zh) | Uv‑led附框陶瓷基板及其制造方法 | |
| CN104254916B (zh) | 具有增大的芯片岛状物的衬底 | |
| CN105552137A (zh) | 一种背接触式太阳能电池的小芯片电极引出方法 | |
| CN201927599U (zh) | 双面图形芯片倒装先镀后刻模组封装结构 | |
| CN211150217U (zh) | 一种ptc器件的封装结构 | |
| CN206059425U (zh) | 一种用于大功率led芯片的dbc集成封装模块 | |
| CN105679851A (zh) | 精密加工背接触式太阳能电池成电池芯片及电极引出方法 | |
| CN201590766U (zh) | 一种高散热整流桥 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A New Chip Packaging Method and Chip Packaging Structure Effective date of registration: 20221214 Granted publication date: 20160113 Pledgee: CITIC Bank Limited by Share Ltd. Shenzhen branch Pledgor: SHENZHEN ZHIJIN ELECTRONICS Co.,Ltd. Registration number: Y2022980027461 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20240102 Granted publication date: 20160113 Pledgee: CITIC Bank Limited by Share Ltd. Shenzhen branch Pledgor: SHENZHEN ZHIJIN ELECTRONICS Co.,Ltd. Registration number: Y2022980027461 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A New Chip Packaging Method and Chip Packaging Structure Granted publication date: 20160113 Pledgee: CITIC Bank Limited by Share Ltd. Shenzhen branch Pledgor: SHENZHEN ZHIJIN ELECTRONICS Co.,Ltd. Registration number: Y2024980000367 |