CN103579003A - 一种制作超结mosfet的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- JTJMJGYZQZDUJJ-UHFFFAOYSA-N phencyclidine Chemical compound C1CCCCN1C1(C=2C=CC=CC=2)CCCCC1 JTJMJGYZQZDUJJ-UHFFFAOYSA-N 0.000 title abstract 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 98
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 98
- 239000010703 silicon Substances 0.000 claims abstract description 98
- 238000005530 etching Methods 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 239000002210 silicon-based material Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000407 epitaxy Methods 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本发明实施例提供了一种制作超结MOSFET的方法，用以解决现有技术中制作超结MOSFET工艺繁琐的问题。该方法包括：向刻蚀有窗口的掩膜层注入P型离子并驱入，在掩膜层下的N型硅外延层中形成P型硅体区；在与掩膜层上窗口的对应位置刻蚀出沟槽，沟槽穿透P型硅体区到达N型外延层中；在沟槽中外延掺入P型杂质的硅材料直至沟槽被填满，恢复被刻蚀掉的P型硅体区以及形成其下部的P型漂移区；去除掩膜层；在P型硅体区中形成两个N型硅源区；在去除掩膜层后的N型硅外延层上生长和刻蚀绝缘介质层，形成接触孔，在绝缘介质层上和接触孔中生长金属层，形成超结MOSFET的源极；在N型硅衬底上生长金属层形成超结MOSFET的漏极。
Description
技术领域
本发明涉及半导体芯片制造工艺技术领域，尤其涉及超结MOSFET器件制作方法。
背景技术
在电力电子应用中，为了降低功耗，要求半导体器件在断开状态下能够承受较高的电压，在导通状态下有较低的导通电阻，常规的功率MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管），通常采用VDMOS（Vertical Double-diffused MOSFET，垂直双扩散MOSFET）结构，为了满足高耐压，需要降低漂移区浓度或增大漂移区厚度，但导通电阻也随之增大，其导通电阻与击穿电压呈2.5次方的关系。超结MOSFET采用交替的pn结构形成的漂移区来代替VDMOS中的n型漂移区，解决了导通电阻和击穿电压之间的矛盾，使其导通电阻与击穿电压呈1.32次方的关系。因此，比起常规的功率MOSFET，超结MOSFET在击穿电压和导通电阻方面有着巨大的优势。
但是，对于超结MOSFET这种结构的器件，其中的p型漂移区横向尺寸很小，但纵向尺寸很深（一般有50μm左右），制作很困难。目前超结MOSFET的P型漂移区的制作是通过在N型衬底上通过生长N型外延层与注入P型离子多次相互交替及P型掺杂驱入来完成的。即首先在N型衬底上生长N型外延层，光刻P区，注入P型离子，然后去除光刻胶，重复生长N型外延层、光刻P区及注入P型离子的步骤直至P区的纵向尺寸达到要求，最后再进行P型掺杂驱入即可完成P型漂移区的制作。这种做法需要做多次外延生长和离子注入，所以工艺非常繁琐，并且多次进行外延生长的工艺也增加了超结MOSFET的生产成本。
发明内容
本发明实施例提供了一种制作超结MOSFET的方法，用以解决现有技术中制作超结MOSFET工艺繁琐的问题，降低超结MOSFET的生产成本。
基于上述问题，本发明实施例提供的一种制作超结MOSFET的方法，包括：
向刻蚀有窗口的掩膜层注入P型离子并驱入，在所述掩膜层下的N型硅外延层中形成P型体区；
在与所述掩膜层上窗口的对应位置刻蚀出沟槽，所述沟槽穿透所述P型硅体区到达N型外延层中；
在所述沟槽中外延掺入P型杂质的硅材料直至沟槽被填满，恢复被刻蚀掉的P型硅体区以及形成P型硅体区下部的P型漂移区；
去除所述掩膜层；
在P型硅体区中形成两个N型硅源区；
在去除掩膜层后的N型硅外延层上生长和刻蚀绝缘介质层，形成接触孔，在所述绝缘介质层上和接触孔中生长金属层，形成超结MOSFET的源极；
在N型硅衬底上生长金属层形成超结MOSFET的漏极。
本发明实施例的有益效果包括：
本发明实施例提供的一种制作超结MOSFET的方法，该方法通过在N型硅外延层中需要形成P型漂移区的区域刻蚀出沟槽，然后在沟槽中外延掺入P型杂质的硅材料直至沟槽被填满形成P型漂移区，来替代现有技术中通过在N型衬底上生长N型外延层与注入P型离子多次相互交替及P型掺杂驱入来形成的P型漂移区的工艺过程，从而简化了制作超结MOSFET的制作工艺，降低了超结MOSFET的生产成本。
附图说明
图1为本发明实施例提供的在N型外延层上生长栅极氧化层、多晶硅层、掩膜层的示意图；
图2为本发明实施例提供的在掩膜层和多晶硅层中刻蚀出窗口的示意图；
图3为本发明实施例提供的在N型外延层中形成P型体区的示意图；
图4为本发明实施例提供的在N型外延层中刻蚀出沟槽的示意图；
图5为本发明实施例提供的在沟槽以及掩膜层上形成P型外延层的示意图；
图6为本发明实施例提供的在N型外延层的沟槽中恢复被刻蚀掉的P型硅体区以及形成P型硅体区下部的P型漂移区的示意图；
图7为本发明实施例提供的去除掩膜层后的N型硅衬底及其上各层的结构示意图；
图8为本发明实施例提供的在P型漂移区上方窗口中光刻、刻蚀出界定N型源区的图形的示意图；
图9为本发明实施例提供的在P型漂移区中形成N型源区的示意图；
图10为本发明实施例提供的在多晶硅层上生长绝缘介质层并光刻、刻蚀形成接触孔的示意图；
图11为本发明实施例提供的在绝缘介质层上以及接触孔中生长金属层形成源极和漏极的示意图。
具体实施方式
下面结合说明书附图，对本发明实施例提供的一种制作超结MOSFET的方法的具体实施方式进行说明。
本发明实施例提供的一种制作超结MOSFET的方法，具体包括以下步骤：
步骤一，向刻蚀有窗口的掩膜层注入P型离子，在该掩膜层下的N型硅外延层中形成P型硅体区；
步骤二，在与所述掩膜层上窗口的对应位置刻蚀出沟槽，所述沟槽穿透所述P型硅体区到达N型外延层中；
步骤三，在该沟槽中外延掺入P型杂质的硅材料直至沟槽被填满，恢复被刻蚀掉的P型硅体区以及形成P型硅体区下部的P型漂移区；
步骤四，去除掩膜层；
步骤五，在P型硅体区中形成两个N型硅源区；
步骤六，在去除掩膜层后的N型硅外延层上生长和刻蚀绝缘介质层，形成接触孔，在绝缘介质层上和接触孔中生长金属层，形成超结MOSFET的源极；
步骤七，在N型硅衬底上生长金属层形成超结MOSFET的漏极。
在本发明实施例中，在上述步骤一之前，还可以包括如下步骤：
如图1所示，首先在N型硅衬底101上生长N型硅外延层102，该N型硅外延层102为单晶硅，该N型硅外延层102的电阻率一般为10～100Ω-cm.然后在N型硅外延层102上生长牺牲氧化层（图1中未示出），然后再去除牺牲氧化层，以达到清洁N型硅外延层102的表面的目的，然后在表面被清洁之后的N型硅外延层102上采用干法氧化的工艺生长栅极氧化层103，该栅极氧化层103的厚度一般在0.05～0.20μm之间，然后在栅极氧化层103上生长多晶硅层104，其厚度一般为0.40～1.00μm，然后，在多晶硅层104上生长掩膜层105，较佳地，掩膜层105可以为氮化硅，其厚度一般在0.05～0.30μm之间。
最后，如图2所示，在与需要形成P型漂移区的N型硅外延层102的区域所对应的多晶硅层104以及掩膜层105中的相应位置刻蚀出窗口，并且不刻蚀栅极氧化层103。
上述步骤一中形成P型硅体区的具体过程如下：向刻蚀有窗口的掩膜层注入P型离子并驱入，P型离子可以为B离子、In离子等。如图3所示，在掩膜层105的窗口区域，P型离子透过栅极氧化层103注入到N型硅外延层102中，其中注入到N型硅外延层102中的P型离子的剂量一般为1E10~1E13atoms/cm2，在掩膜层105的其余区域，注入的P型离子全部被掩膜层105阻隔。P型离子透过栅极氧化层103注入到N型硅外延层102中时，栅极氧化层103一方面可以散射P型离子，使之减速，防止P型离子注入过深，另一方面，还可以防止P型离子直接注入到N型硅外延层102时，损伤N型硅外延层102中的单晶硅的晶格。然后，再对注入的P型离子进行驱入，驱入的过程是利用离子可以从高浓度区域向低浓度区域扩散的特性，在高温下，如温度为1000℃到1200℃之间，使注入的P型离子向N型外延层102中未注入P型离子的区域扩散，从而在N型硅外延层102中形成P型硅体区106。
上述步骤二中刻蚀出沟槽的具体过程如图4所示，首先将栅极氧化层103与掩膜层105上的窗口的对应位置的氧化层刻蚀掉，然后在N型硅外延层102与掩膜层105上窗口的对应位置刻蚀出沟槽，沟槽宽度一般为0.18um到5.0um，沟槽深度约为40μm以上。
上述步骤三中恢复被刻蚀掉的P型硅体区以及形成P型硅体区下部的P漂移区的具体过程为：如图5所示，首先在掩膜层105上以及沟槽内外延掺入P型杂质的硅材料，即将刻蚀有沟槽的N型衬底放入充有掺入P型杂质的硅材料气体的腔体中，在掩膜层105上、掩膜层105、多晶硅层104及栅极氧化层103中的窗口的侧壁、沟槽侧壁以及底部同时开始外延掺入P型杂质的硅材料从而形成P型硅外延层107，其中，P型硅外延层107的电阻率一般为10～100Ω·cm.，由于沟槽宽度远小于沟槽深度，因此沟槽以及窗口中会很快被掺入P型杂质的硅材料的所填满。然后，如图6所示，刻蚀P型硅外延层在掩膜层105上以及窗口中的部分，直至P型硅外延层的表面与沟槽开口表面平齐，恢复被刻蚀掉的P型硅体区106以及形成P型硅体区106下部的P型漂移区108。
在步骤二和步骤三中，采用在N型硅外延层中需要形成P型漂移区的区域刻蚀出沟槽，然后在沟槽中沉积掺入P型离子的硅材料直至沟槽被填满形成P型漂移区，来替代现有技术中通过在N型衬底上生长N型外延层与注入P型离子多次相互交替及P型掺杂驱入来形成的P型漂移区的工艺过程，克服了现有技术中超结MOSFET制作工艺复杂的问题，从而降低了超结MOSFET的生产成本。
上述步骤四中去除掩膜层的具体作法可以为：若掩膜层为氮化硅层，一般采用浓度为86％（重量百分比），温度为165℃的磷酸腐蚀掉氮化硅层，去除掩膜层之后N型硅衬底101、N型硅外延层102、栅极氧化层103、多晶硅层104、P型硅体区106及P型漂移区108的结构如图7所示。
在上述步骤四之后，步骤五之前还可以执行下述步骤：如图8所示，在每个P型硅体区106上方的窗口中涂覆光刻胶109并光刻出界定两个N型硅源区的图形。
进一步地，上述步骤五中形成两个N型硅源区的具体过程为：如图9所示，向多晶硅层104以及窗口中注入N型离子，该N型离子可以为P、As等离子。P型硅体区106中被光刻胶覆盖的区域，由于注入的N型离子被光刻胶阻隔，该区域中不会有N型离子被注入，而P型硅体区106中未被光刻胶覆盖的区域，则会注入N型离子从而形成N型硅源区110，注入的N型离子的剂量一般为1E14~1E16atoms/cm2，同样地，多晶硅层104中也会注入N型离子，这样会减小多晶硅层104的电阻，由于，MOSFET的栅极（图8中未示出）位于多晶硅层104中，因此，栅极电阻降低了。然后，去除窗口中的光刻胶（图9中未示出），并对注入的N型离子进行驱入，并使驱入之后的N型硅源区110的侧面边界略超过P型漂移区108的侧面边界。
上述步骤六中形成超结MOSFET的源极以及在步骤七中形成超结MOSFET的漏极的具体做法为：如图10所示，首先在多晶硅层104上以及所述窗口中生长绝缘介质层111，光刻、刻蚀窗口中的绝缘介质层111使多晶硅层104被包裹住并露出两个N型硅源区110以及两个N型硅源区110之间的P型硅体区106形成接触孔；然后，如图11所示，在绝缘介质层111上以及接触孔中生长金属层形成源极112，该金属层可以为铝(98.5%)硅(1％)铜(0.5％)合金（重量百分比）；并在N型硅衬底101上生长金属层，形成漏极113。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种制作超结金属-氧化物-半导体场效应晶体管MOSFET的方法，其特征在于，包括：
向刻蚀有窗口的掩膜层注入P型离子并驱入，在所述掩膜层下的N型硅外延层中形成P型硅体区；
在与所述掩膜层上窗口的对应位置刻蚀出沟槽，所述沟槽穿透所述P型硅体区到达N型外延层中；
在所述沟槽中外延掺入P型杂质的硅材料直至沟槽被填满，恢复被刻蚀掉的P型硅体区以及形成P型硅体区下部的P型漂移区；
去除所述掩膜层；
在P型硅体区中形成两个N型硅源区；
在去除掩膜层后的N型硅外延层上生长和刻蚀绝缘介质层，形成接触孔，在所述绝缘介质层上和接触孔中生长金属层，形成超结MOSFET的源极；
在N型硅衬底上生长金属层形成超结MOSFET的漏极。
2.如权利要求1所述的方法，其特征在于，在所述沟槽中外延掺入P型杂质的硅材料直至沟槽被填满，恢复被刻蚀掉的P型硅体区以及形成P型硅体区下部的P型漂移区，具体包括：
在掩膜层上和所述沟槽中外延掺入P型杂质的硅材料形成P型外延层直至沟槽以及掩膜层中的窗口被填满；
刻蚀所述P型外延层在掩膜层上以及所述窗口中的部分，直至P型外延层的表面与沟槽开口表面平齐，恢复被刻蚀掉的P型硅体区以及形成P型硅体区下部的P型漂移区。
3.如权利要求2所述的方法，其特征在于，在N型硅外延层中形成P型硅体区之前，还包括：
在N型硅外延层上生长牺牲氧化层并去除；
在N型硅外延依次生长栅极氧化层、多晶硅层和掩膜层；
在掩膜层和多晶硅层中刻蚀出窗口。
4.如权利要求3所述的方法，其特征在于，形成N型硅源区，具体包括：
在P型硅体区上方的窗口中涂覆光刻胶并光刻出界定两个N型硅源区的图形；
向多晶硅层以及P型硅体区上方的窗口注入N型离子；
去除窗口中的光刻胶并对注入的N型离子进行驱入。
5.如权利要求4所述的方法，其特征在于，在去除掩膜层后的N型硅外延层上生长和刻蚀绝缘介质层，形成接触孔，在所述绝缘介质层上和接触孔中生长金属层，形成超结MOSFET的源极，具体包括：
在多晶硅层上以及所述窗口中生长绝缘介质层，光刻、刻蚀窗口中的绝缘介质层使多晶硅层被包裹住并露出两个N型硅源区以及两个N型硅源区之间的P型硅体区形成接触孔；
在绝缘介质层以及接触孔中生长金属层。
6.如权利要求1-5任一项所述的方法，其特征在于，刻蚀出的沟槽深度为40μm以上。
7.如权利要求3-5任一项所述的方法，其特征在于，采用干法氧化的工艺在N型硅外延层上生长栅极氧化层。
8.如权利要求3-5任一项所述的方法，其特征在于，所述栅极氧化层的厚度为0.05μm～0.2μm。
9.如权利要求3-5任一项所述的方法，其特征在于，所述多晶硅层的厚度为0.4μm～1μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210281452.2A CN103579003B (zh) | 2012-08-09 | 2012-08-09 | 一种制作超结mosfet的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210281452.2A CN103579003B (zh) | 2012-08-09 | 2012-08-09 | 一种制作超结mosfet的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103579003A true CN103579003A (zh) | 2014-02-12 |
| CN103579003B CN103579003B (zh) | 2016-02-03 |
Family
ID=50050512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210281452.2A Active CN103579003B (zh) | 2012-08-09 | 2012-08-09 | 一种制作超结mosfet的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103579003B (zh) |
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