CN103578550A - 产生随机数的存储***与产生随机数的方法 - Google Patents

Abstract

在非易失性存储单元的存储器中，通过以下步骤产生随机数：对非易失性存储单元编程；利用随机数读取电压读取编程的非易失性存储单元以产生随机读取数据，所述随机数读取电压依照非易失性存储单元的特性选择；并从随机读取数据产生随机数。

Description

产生随机数的存储***与产生随机数的方法

相关申请的交叉引用

本申请要求于2012年7月31日提交的韩国专利申请第10-2012-0084064号的优先权，通过引用将其内容结合于此。

技术领域

本发明构思一般地涉及半导体存储器件和存储***。更特别地，本发明构思涉及能够利用作为组成部分的非易失性存储单元的特性产生随机数的存储***和操作该存储***的方法。

背景技术

半导体存储器件一般可以根据它们的操作特性分为易失性存储器件和非易失性存储器件。易失性存储器件在没有施加电力时丢失存储的数据，而非易失性存储器件即使在不再施加电力时也能保持存储的数据。

有各种各样的非易失性存储器件，包括比如，掩模只读存储器（maskread-only memory，MROM）、可编程只读存储器（PROM）、可擦除可编程只读存储器（EPROM）和电可擦除可编程只读存储器（EEPROM）。快闪存储器是一种特定类型的EEPROM，已经被广泛应用在很多种类的电子***中，所述电子***如计算机、蜂窝式电话、PDA、数码相机、可携式摄像机、录音器、MP3播放器、手持PC、游戏机、传真、扫描仪、打印机、等等。

在存储***的设计和操作中，数据安全几乎总是重要考虑事项。在数字***运行期间，设法复制或破坏源代码、存储的用户数据和/或主机***数据的日益复杂的攻击（如探测、错误注入、能量分析、等等）是经常的威胁。因此，对加密当代存储器件存储的数据存在不断的需求。例如，利用加密密钥加密存储***从主机接收的传入的（incoming）数据。随后，当从存储器读取数据并将其提供给主机时，利用同样的加密（/解密）密钥对其进行解密。加密密钥可以依据用户提供的信息（如，口令）、安全代码、一个或多个随机数或这些或类似的数字值的某种组合来不同地定义或产生。很多当代的存储***在产生加密密钥时利用至少一个随机数作为计算种子或变量。

然而，真正的随机数的产生和提供不是一件微不足道的事。实际上，鉴于存储***对小尺寸和适度功耗的要求，在当代存储***中产生随机数是特别麻烦的。在很多传统情况下，被用于产生加密密钥的随机数由单独的随机数产生电路产生和提供。术语“单独的随机数产生电路”在后文中将用来表示被唯一地或主要地提供用于产生随机数的电路和相关控制软件。单独的随机数产生电路可能尺寸十分大，且本领域技术人员已知很多种类的这样的电路。

发明内容

在一个实施例中，本发明构思提供了一种在非易失性存储单元的存储器中产生随机数的方法，该方法包括：对非易失性存储单元编程；利用随机数读取电压读取编程的非易失性存储单元以产生随机读取数据，所述随机数读取电压依照非易失性存储单元的特性选择；以及从随机读取数据产生随机数。

在另一个实施例中，本发明构思提供一种方法，其包括：利用考虑到非易失性存储单元的特性而选择的随机数读取电压来从编程的非易失性存储单元获得随机读取数据。

在另一个实施例中，本发明构思提供一种加密密钥产生方法，其包括：利用编程电压对非易失性存储单元编程，其中每个非易失性存储单元被指定为响应于编程展现落入标称阈值电压分布内的阈值电压；通过利用落入标称阈值电压分布内的至少一个随机数读取电压读取编程的非易失性存储单元来产生随机读取数据；将随机读取数据作为随机数施加到密钥产生器；以及利用密钥产生器产生加密密钥。

在另一个实施例中，本发明构思提供一种存储器，其包括：存储单元阵列，其包括非易失性存储单元；编程电压产生器，其在编程操作期间将编程电压施加到存储单元阵列的选择的字线；以及随机数读取电压产生器，其在随机数产生操作期间将随机数读取电压施加到选择的字线，其中随机数读取电压的电平被选择为在非易失性存储单元在被编程时的预期的标称阈值电压分布之内。

在另一个实施例中，本发明构思提供一种存储器，其包括：存储单元阵列，其包括非易失性存储单元；编程电压产生器，其在编程操作期间将编程电压施加到存储单元阵列的选择的字线；以及随机数读取电压产生器，其在随机数产生操作期间将随机数读取电压施加到选择的字线，其中随机数读取电压是编程验证电压，用于在非易失性存储单元的编程期间确定至少一个非易失性存储单元的缓慢单元响应。

在另一个实施例中，本发明构思提供一种无需使用单独的随机数产生电路而产生随机数的存储***，该***包括：控制单元，其接收传入的数据和相应的地址信息；安全电路，其利用地址信息和加密密钥从传入的数据产生加密数据；存储器，其包括非易失性存储单元，所述非易失性存储单元存储加密数据，并且当利用随机数读取电压读取非易失性存储单元时非易失性存储单元提供随机数，其中随机数读取电压被选择为在非易失性存储单元在被编程时的标称阈值电压分布之内；以及密钥产生器，其从随机数产生加密密钥。

在另一个实施例中，本发明构思提供一种产生随机数而无需使用单独的随机数产生电路的存储***，该***包括：控制单元，其接收传入的数据及对应的地址信息；安全电路，其利用地址信息和加密密钥从传入的数据产生加密数据；存储器，其包括非易失性存储单元，所述非易失性存储单元存储加密数据，并且当利用随机数读取电压读取非易失性存储单元时非易失性存储单元提供随机数，其中随机数读取电压是编程验证电压，其用于在非易失性存储单元编程期间确定至少一个非易失性存储单元的缓慢单元响应；以及密钥产生器，其从随机数产生加密密钥。

在另一个实施例中，本发明构思提供一种***，其包括：主机，其提供传入的数据及对应的地址信息；以及存储卡。存储卡包括：卡控制器，其利用地址信息和加密密钥从传入的数据产生加密数据；存储器，其包括快闪存储单元，所述快闪存储单元存储加密数据，并且当利用随机数读取电压读取快闪存储单元时快闪存储单元提供随机数，其中随机数读取电压依照非易失性存储单元的特性选择；以及密钥产生器，其从随机数产生加密密钥。

在另一个实施例中，本发明构思提供一种***，其包括：主机，其提供传入的数据及对应的地址信息；以及固态驱动（SSD）。SSD包括：SSD控制器，其利用地址信息和加密密钥从传入的数据产生加密数据；存储器，其包括快闪存储单元，所述快闪存储单元存储加密数据并且当利用随机数读取电压读取快闪存储单元时快闪存储单元提供随机数，其中随机数读取电压依照非易失性存储单元的特性选择；以及密钥产生器，其从随机数产生加密密钥。

附图说明

下文中，将参照附图描述本发明构思的某些实施例。

图1是根据本发明构思的实施例示出存储***的方框图；

图2是根据本发明构思的实施例示出快闪存储***的方框图；

图3是进一步示出图2的快闪存储***的方框图；

图4是示出与本发明构思的某些方面有关的单级存储单元的示例性阈值电压分布的概念图；

图5是进一步示出与本发明构思的某些方面有关的一次性（one-shot）编程操作单元所定义的阈值电压分布的概念图；

图6是示出由与本发明构思的实施例一致的方法产生的从多个随机数（随机读取数据）产生加密密钥的表格；

图7是总结可以用在图1和图2的存储***中的至少一个中的随机数产生方法的流程图；

图8是根据本发明构思的另一个实施例示出快闪存储***的方框图；

图9是进一步示出图8的快闪存储***的方框图；

图10是根据本发明构思的另一个实施例示出非易失性存储***的方框图；

图11A是进一步示出通过诸如图10示出的那样与本发明构思的实施例一致的方法产生随机数的示意图；

图11B是示出根据与本发明构思的实施例一致的方法所产生的多个随机数（随机读取数据）产生加密密钥的表格；

图12是根据本发明构思的实施例示出可以合并存储***的存储卡***的方框图；

图13是根据本发明构思的实施例示出可以合并存储***的固态驱动（SSD）的方框图；

图14是进一步示出图13的SSD控制器的方框图；

图15是根据本发明构思的实施例示出可以合并快闪存储***的电子设备的方框图；

图16是示出合并了可以根据本发明构思的实施例操作的3D存储单元阵列的快闪存储***的方框图；

图17是进一步示出图16的3D存储单元阵列的一种可能的结构的透视图；

图18是在相关部分示出图17的存储单元阵列的等效电路的示图。

具体实施方式

现在将参照附图用一些附加的细节来描述本发明构思的某些实施例。然而本发明构思可以以多种不同的形式具体实现，并且不应该被解释为仅限于示出的实施例。更适当地，这些实施例被提供作为示例，以使得本公开彻底和完整，并将本发明构思的概念完全传达给本领域技术人员。因而，关于一些示出的实施例将不会描述公知的过程、元素和技术。除非另外注释，否则贯穿附图和书面描述，相同的指代标记指的是相同的或类似的元素。

将会理解，虽然这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分区别于另一个元件、组件、区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。

这里使用的术语仅是为了描述特定的实施例而不是旨在限制本发明构思。如这里使用的，单数形式的“一个”、“一”也意图包括复数形式，除非上下文明确给出相反指示。还将进一步理解，术语“包括”和/或“包含”，当在本说明书中被使用时，指示所述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如这里所用，术语“和/或”包括关联的列出项目中的任意一个以及关联的列出项目中的一个或多个的所有组合。同时，术语“示例性的”意图表示示例或图示。

将会理解，当元件或层被称为在另一个元件或层“之上”、“连接到”或“耦合到”另一个元件或层、或者与另一个元件或层“相邻”时，它可以直接在所述另一个元件或层之上、直接连接到或耦合到所述另一个元件或层、或者与所述另一个元件或层直接相邻，或者，也可以存在居间的元件或层。相反地，当一个元件被称为“直接”在另一个元件或层“之上”、“直接连接到”或“直接耦合到”另一元件或层、或者与另一个元件或层“直接相邻”时，则不存在居间的元件或层。

除非另外定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。将进一步理解，术语，如那些在常用字典中定义的术语，应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，且将不会理想化地或过度形式化地被解释，除非这里明确地这样定义。

图1是根据本发明构思的实施例一般地示出存储***的方框图。参照图1，存储***100包括：控制单元110、包含作为组成部分的非易失性存储单元的存储器120、安全电路130以及密钥产生器140。在示出的实施例中，被指示为安全电路130的元素表示被设计为用于通过在将数据编程（或写入）到存储器120时或之前加密数据来保护存储在存储器120中的数据不受攻击的广义分类的电路及相关的控制软件。

在这点上，控制单元110在数据处理和计算操作期间控制存储***100的整体操作。存储器120可以用于存储用于控制控制单元110和/或存储***100的其它组件的操作的编程代码。附加地或可替换地，存储器120可以用于存储用户提供的和/或外部主机提供的数据（DATA）。

存储器120将包括至少一些非易失性存储单元，但也可以包括易失性和非易失性存储组件，并可以包括随机存取存储器（RAM）和/或只读存储器（ROM）。更特别地，在本发明构思的某些实施例中，存储器120将是由一个或多个快闪存储器件配置的快闪存储器。例如，NOR快闪存储器件和/或NAND快闪存储器件可以被用于配置存储器120。虽然本发明构思的某些示出的实施例将在存储器120为快闪存储器的假设下描述，但是本发明构思的范围不仅限于快闪存储器配置。

如本领域技术人员将理解的，控制单元110可以被用于接收数据（DATA）以及对应的地址信息（ADDR）。然后，传入的数据和地址从控制单元110传递到安全电路130，可能通过一个或多个缓冲组件（未示出）。安全电路130可以被用于执行两个主要功能：（1）在编程（或写入）操作期间或与编程（或写入）操作有关地，加密传入的数据以产生“加密数据”；以及（2）在读取操作期间或与读取操作有关地，解密从存储器120接收的读取数据以产生“解密数据”。因此，图1的方框图一般地将安全电路130示出为包括加密电路131和解密电路132。然而，在本上下文中，术语“电路”不仅包括硬件组件，还包括相关的软件和/或固件组件。

在一个假设的示例性操作中，加密电路131从控制单元110或居间的缓冲组件接收地址信息（ADDR）并且从密钥产生器140或用于存储加密密钥的居间的寄存器或存储器（如，存储器120）接收加密密钥（KEY）。然后，这些信息值（ADDR和KEY）可以被用于加密传入的数据并产生将被编程到存储器120中的加密数据。

在图1的存储***100中使用的密钥产生器140可以在本质上是常规的。本领域技术人员会理解，范围广泛的电路和/或软件可以被用于产生一个或多个加密密钥以供加密电路131使用。然而，在本发明构思的上下文内，密钥产生器140需要至少一个随机数以便产生有用的加密密钥。在图1示出的实施例中，随机数（RN）从存储器120提供给密钥产生器140。也就是说，在本发明构思的某些实施例中，可以提供作为从存储器120提取的“随机读取数据”（RD）的随机数（RN），其中本质上随机读取数据根据存储器120的作为组成部分的非易失性存储单元的一个或多个特性而被随机化。

通过根据固有的但不可预测的作为组成部分的非易失性存储单元的特性获得真正随机的数，本发明构思的实施例不需要提供或使用单独提供的随机数产生电路。此外，不需要执行通常为了产生随机数而由（例如）控制单元110执行的特定计算功能（例如，特定存储器操作的定时），从而减少了编程和操作的开销。

密钥产生器140可以利用从存储器120获得的随机数、结合比如用户提供的数据（如，口令）、主机提供的数据等的其它数据，产生一个或多个加密密钥。

图2是根据本发明构思的实施例更具体地示出快闪存储***的方框图。参照图2，快闪存储***1000一般包括：快闪存储器1100和存储控制器1200。快闪存储***1000可以被实现为基于快闪存储器的数据存储设备，如存储卡、USB存储器、固态驱动器（SSD）等等。

快闪存储器1100在存储控制器1200的控制下执行擦除、编程和/或读取操作，并且一般地可以被理解为包括存储单元阵列1110和数据输入/输出（I/O）电路1140，该存储单元阵列1110包括作为组成部分的快闪存储单元。在这些假设下，快闪存储器1100可以以存储块为基础执行擦除操作，并且以页为基础执行编程和/或读取操作。

存储控制器1200响应于从外部主机接收的命令或控制信号的集合所指示的请求控制快闪存储器1100执行的擦除、编程和/或读取操作。在图2示出的示例中，存储控制器1200包括：主机接口1210、闪存接口1220、控制单元1230、RAM1240、密钥产生器1250以及加密电路1260。

主机接口1210可以被用于根据一个或多个数据通信协议与主机接口，并且闪存接口1220可以被用于与快闪存储器1100接口。存储控制器1200可以经由包括并行ATA总线、串行ATA总线、SCSI、USB、PCIe等等的一个或多个信号路径与主机连接。

常规地，控制单元1230可以被用于控制快闪存储***1000的整体操作，包括由快闪存储器1100执行的擦除操作、读取操作、编程操作、文件***管理、内务（housekeeping）操作等等。例如，虽然在图2中未示出，但控制单元1230可以包括中央处理单元（CPU）、处理器和/或控制器、以及相关的数据和计算电路（如，寄存器、数据缓冲器、高速暂存存储器（scratch pad memory）等）。

RAM1240可以与控制逻辑1230协同使用并在控制逻辑1230的控制下使用。它可以被用作工作存储器、缓冲存储器、高速缓冲存储器，等等。当被用作工作存储器时，正被控制单元1230处理的数据可以临时存储在RAM1240中。当被用作缓冲存储器时，RAM1240可以被用于缓冲在存储控制器1200和主机之间和/或在存储控制器1200和快闪存储器1100之间正在交换的数据。当被用作高速缓冲存储器时，RAM1240可以使相对低速的快闪存储器1100能够与根据规定相对高速的数据传输的数据通信协议正在接收的数据协同操作。

在本发明构思的某些实施例中，RAM1240可以被用作与快闪存储***1000相关地操作的闪存转换层（flash translation layer，FTL）的驱动存储器。本领域技术人员理解FTL的潜在合并，该FTL用于，与快闪存储器1100的操作相关地，管理合并（merge）操作、管理映射表、执行地址转换等等。

与上述一致，密钥产生器1250可以被用于产生一个或多个加密密钥以供加密电路1260使用。也就是说，密钥产生器1250可以利用从快闪存储器1100接收的随机数（RN）产生加密密钥。密钥产生器1250可以利用一个或多个常规理解的方法从随机数（RN）产生加密密钥。例如，密钥产生器1250可以将用户提供的（或主机提供的）信息与随机数进行逻辑组合以产生加密密钥。

利用一个或多个加密密钥，加密电路1260可以加密传入的数据以产生加密数据，该加密数据最终被编程到快闪存储器1100的存储单元阵列1110中。然而，与合并密钥产生器的常规存储***不同，图2的快闪存储***不需要使用或提供单独的随机数产生电路来产生密钥产生器1250需要的随机数。

图3是进一步示出图2的快闪存储器1100的方框图。参照图3，除了存储单元阵列1110和数据I/O电路1240之外，快闪存储器1100还包括：地址解码器1120、页缓冲电路1130、电压产生器1150和控制逻辑1160。

进一步假设存储单元阵列1110在功能上被划分成多个存储块（如，按照多个存储块进行访问）。在图3的存储单元阵列1110内的相关部分中只示出了一个存储块。进一步假设每一个存储块包括多个定义的物理页。例如，每个物理页可以是被共同连接到存储单元阵列1110的字线的一组快闪存储单元（如，图3的物理页1111）。

还假设存储单元阵列1110的快闪存储单元被安排在多个定义的单元串1112中。每个单元串1112包括连接到串选择线SSL的串选择晶体管、分别连接到多条字线WL0到WL63的多个存储单元、以及连接到地选择线GSL的地选择晶体管。对于每一个单元串1112，作为组成部分的串选择晶体管被连接到对应的位线，且地选择晶体管被连接到公共源极线CSL。

在快闪存储器1100中，每个快闪存储单元可以用于存储单个位数据（也就是说，可以作为单级（single-level）快闪存储单元，或SLC操作以存储单个位数据），或者可以被用于存储多个位数据（也就是说，可以作为多级单元，或MLC操作以存储两个或更多个数据位）。存储单个位数据的SLC将与一个擦除状态和一个编程状态相关地操作，所述一个擦除状态和一个编程状态由分别的、对应的阈值电压分布所指示。存储多个位数据的MLC将与一个擦除状态和多个编程状态相关地操作，每个状态由一个阈值电压分布分别地、对应地指示。

在这点上，应该注意用于指示擦除状态或特定编程状态的相应的阈值电压分布是根据快闪存储***的工作原理来标称地定义的。因此，当SLC的阈值电压落入标称的擦除状态阈值电压分布（也就是说，根据特定存储***设计被认为指示擦除状态的阈值电压值的范围）内时，对于该SLC可以指示擦除状态（如，数据值“1”）。同样地，当SLC的阈值电压落入标称编程状态阈值电压分布（也就是说，根据特定存储***设计被认为指示编程状态的阈值电压值的范围）内时，对于该SLC可以指示编程状态（如数据值“0”）。

在快闪存储单元是MLC的情况下，当MLC的阈值电压落入分别的和对应的标称编程状态阈值电压分布（也就是说，根据特定存储***设计被认为指示特定编程状态的阈值电压值的范围）内时，将指示每个编程状态（例如，对于2位MLC的P1、P2、P3和P4）。

返回图3，地址解码器1120经由多条控制线（如，选择线SSL和GSL、字线WL0到WL63，等）连接到存储单元阵列1110，并可以用于响应于地址信息ADDR选择字线（如，在示出的示例中的WL0）。

页缓冲电路1130经由位线BL0到BLm连接到存储单元阵列1110。页缓冲电路1130可以包括多个单独的页缓冲器（未示出），其中每个页缓冲器以通常理解的“全位线结构”连接到对应的位线。可替换地，两个或更多个页缓冲器可以以通常理解的“屏蔽位线结构（shield bit line structure）”连接到单条位线。页缓冲电路1130可以被用于在编程操作期间临时存储将被编程到存储单元阵列1110中的“编程数据”（如，图1的安全电路130提供的加密数据），或者在读取操作期间临时存储从存储单元阵列1110提取的“读取数据”。

数据I/O电路1140经由数据线DL连接到页缓冲电路1130。此外关于图2，假设数据I/O电路1140经由输入/输出线连接到存储控制器1200。因此，数据I/O电路1140可以在编程操作期间从存储控制器1200接收编程数据，并且可以在读取操作期间将读取的数据传递给存储控制器1200。

如之后将更加详细描述的，图3的快闪存储***，以及图1和图2的更一般的存储***，可以被配置为在根据需要的基础上执行随机数产生操作。也就是说，在图3的示出的实施例的上下文中，可以在控制逻辑1160的控制下，经由页缓冲电路1130和数据I/O电路1140提供作为从快闪存储器1110提取的随机读取数据的随机数。

如通常将理解的，电压产生器1150可以被用于产生在擦除、编程和读取操作期间地址解码器1120和存储单元阵列1110需要的各种控制电压（如，字线电压）。此外，在本发明构思的实施例内，电压产生器1150可以被用于附加地产生一个或多个随机数读取电压（Vrn）。在某些实施例中，电压产生器在从存储控制器1200接收到电源开启信号（PWR）时开始它的操作。如图3所示，电压产生器1150可以包括选择读取电压产生器1151、非选择读取电压产生器1152以及随机数读取电压产生器1153。

选择读取电压产生器1151可以被用于产生在各种操作期间被施加到选择的字线（如，WL0）的选择读取电压（Vrd）。非选择读取电压产生器1152可以被用于产生在各种操作期间被施加到未选择的字线（如，WL1到WL63）的非选择读取电压（Vread）。例如，非选择读取电压（Vread）可以具有足够导通在选择的单元串中的选择的存储单元的电压电平。

随机数读取电压产生器1153可以被用于在快闪存储***1100执行的随机数产生操作期间产生一个或多个随机数读取电压（Vrn）。在随机数产生操作期间，随机数读取电压产生器1153产生被施加到选择的字线WL0的定义的随机数读取电压（Vrn），而非选择读取电压产生器1152产生被施加到未选择的字线WL1到WL63的非选择读取电压（Vread）。以这种方式，考虑到存储单元阵列1110的作为组成部分的快闪存储单元的一个或多个特性而定义的特定的随机数读取电压可以被施加到选择的字线WL0。随机数产生操作和至少一个随机数读取电压（Vrn）的相应提供将参照图4和图5更加详细地描述。

返回图3，控制逻辑1160可以被用于响应于一个或多个命令（CMD）、地址ADDR和控制信号CTRL控制快闪存储器1100的编程、读取和/或擦除。例如，在读取操作期间，控制逻辑1160可以控制地址解码器1120将选择读取电压（Vrd）提供给选择读取的字线WL0，同时也将定义的控制信号提供给页缓冲电路1130和数据I/O电路1140，以便读取在选择的页1111中编程的数据。在随机数产生操作期间，控制逻辑1160可以被用于通过将一个或多个随机数读取电压（Vrn）提供给选择的字线WL0来控制随机数的产生。

在本发明构思的上下文中，短语“非易失性存储单元的特性”具有特定的意义。本领域技术人员将意识到，实际的非易失性存储单元阵列包括大量的单独的SLC或MLC存储单元。理想地，在存储单元阵列中的每个非易失性存储单元在物理特性和操作性能上都与在存储单元阵列中的每个或所有其它存储单元相同。然而，这实际上是不可能的。

实际上，因为在存储单元阵列中的位置、在用于制造存储单元的制造工艺中的变化以及遍布存储单元阵列的温度、噪声和电压的变化等，每个存储单元在其唯一的、固有的性能特性上都是不同的。因此，在存储单元阵列中即使是邻近的（紧邻的）存储单元也可能以特有地不同的方式响应充分相同的控制信号的施加。例如，在编程操作期间施加到一组非易失性存储单元（如，非易失性存储单元的页）、从而旨在对组中的每个非易失性存储单元进行类似编程的同样的控制电压和/或电流，却可能导致组内单独的存储单元的充分不同的阈值电压。然而，这些不同的阈值电压通常将落入非易失性存储单元的定义的阈值电压分布内。

因此，非易失性存储单元展现的与被施加的控制信号有关的特定的、分别的编程后阈值电压是“非易失性存储单元的特性”。以类似的方式，单独的非易失性存储单元展现的特定的、分别的擦除后阈值电压是非易失性存储单元的另一个特性。可替换地，单独的非易失性存储单元呈现定义的编程状态的速度（也就是存储单元“缓慢的”或“快速的”编程响应）是非易失性存储单元的又一个特性。

图4是示出示例性的非易失性SLC的标称定义的阈值电压分布的概念图。某些控制电压（如Vrd、Vrn和Vread）将考虑到标称擦除阈值电压分布“E”和标称编程阈值电压“P”来定义。注意，所述的各个标称阈值电压分布本质上是高斯分布。

作为正确执行编程操作的结果，正常工作的SLC将形成落入标称编程阈值电压分布P内的阈值电压，然而非正常工作的（也就是说，不符规范地工作的）SLC将不能形成落入标称编程阈值电压分布P内的阈值电压。不管SLC不符规范地工作的所有情况，SLC仍将展现出在标称阈值电压分布P的范围内改变的阈值电压。因此，不同的SLC将响应于在编程操作期间充分相同的控制信号的施加而形成不同的“符合规范”的阈值电压。

即使紧接的各个存储单元也会对类似的编程条件产生随机的性能响应，这允许本发明构思的某些实施例高效地产生随机数而不需额外提供单独的随机数产生电路。也就是说，本发明的某些实施例认识到，普通编程的和通常提供的组成存储单元阵列的非易失性存储单元可以随后被“读取”（例如，根据定义的随机数读取电压检测它们各自的编程后阈值电压），以便提供随机读取数据，用作施加到例如密钥产生器的随机数。

可替换地或附加地，即使施加的控制电压具有充分相同的性质，在编程操作期间各个存储单元所经历的不同的特定编程条件（如电压、噪声、温度）也将导致不一样的且随机出现的数据被编程到存储单元中。这些所经历的不同的编程条件是被编程存储单元的特性的又一个示例。

作为这些固有的非易失性存储单元特性和/或外部施加的非易失性存储单元特性的结果，旨在被类似地编程为数据值“0”的SLC组（如，页）却将包括存储数据值“1”的一个或多个SLC。这样的非计划中的（或“错误的”）数据位在存储单元组各处的出现是不可预期的，并且具有随机化编程数据的效果，所述编程数据以后可以被读取为随机读取数据。

如图4和图5所示，可以与非易失性存储单元的一个或多个标称阈值电压分布有关地确定特定的随机数读取电压（Vrn）的电平，不管该Vrn是在图4的示例中被单个地使用，还是在图5的示例中被作为变动的多个电压来使用。因此，在本发明构思的某些实施例中，随机数读取电压（Vrn）可以被定义为具有落在标称阈值电压分布的中心值（如，在图4中的标称编程阈值电压分布P的中心）的电平。在随机产生操作期间执行的读取操作可以将这种类型的随机数读取电压（Vrn）施加到选择的字线WL0，同时非选择读取电压（Vread）被施加到未选择的字线WL1到WL63。产生的随机读取电压可以被随机数产生操作提供以作为随机数。

尽管图4的示例以SLC编程操作绘制，但本发明构思的其它实施例可以被应用到与MLC编程操作有关的随机数产生。

本发明构思的某些实施例使用所谓的“一次性”编程技术来对非易失性存储单元组编程。也就是说，编程电压被一次性施加到非易失性存储单元组，不进行重复或编程验证。作为结果，非易失性存储单元组将响应于一次施加的编程电压形成各自的阈值电压。例如，将非易失性存储单元的页SLC编程到编程状态（如，数据值“0”）可以利用一次性编程操作完成。随后，可以使用一个或多个随机数读取电压来读取存储在非易失性存储单元的页中的数据。

在图5中示出了使用多个随机数读取电压。在图5中，三（3）个随机数读取电压Vrn1、Vrn2和Vrn3被连续地施加到选择的字线WL0以便读取第一随机数、第二随机数和第三随机数。因为第一随机数读取电压、第二随机数读取电压和第三随机数读取电压（Vrn1、Vrn2和Vrn3）电平不同并在不同的时间被施加到选择的字线WL0，所以尽管每个随机读取操作指向同一组编程的存储单元，但在每个随机数读取操作期间，将检测到相应的不同数量的开启（ON）的存储单元。

在图5中示出的示例假设三（3）个随机读取电压（Vrn1、Vrn2和Vrn3）具有不同的、遍布标称编程阈值电压分布P且落入标称编程阈值电压分布P内的电平。不必总是这种情况，因为可以使用任何合理数量的随机读取电压，它们中一个或多个可以被定义为落在标称编程阈值电压分布P外部。

图6是示出通过图5的三（3）个随机数读取电压产生的随机数（RN1、RN2和RN3）的表。在图6中，第一随机数RN1是当第一随机数读取电压Vrn1被施加到选择的字线（如，WL0）时从选择的页检测的随机读取数据；第二随机数RN2是当第二随机数读取电压Vrn2被施加到选择的字线WL0时从选择的页检测的随机读取数据。并且，第三随机数RN1是当第三随机数读取电压Vrn3被施加到选择的字线WL0时检测的随机读取数据。

如在图6中进一步示出的，可以利用例如简单的异或（XOR）逻辑门，从第一随机读取数据（RN1）、第二随机读取数据（RN2）和第三随机读取数据（RN3）的组合产生加密密钥（KEY）。

图7是根据本发明构思的实施例概述产生随机数的一种可能的方法的流程图。将在关于图2和图3的上述的快闪存储***以及工作示例的上下文中描述图7的方法。在某些实施例中，在图7中概述的方法将与编程操作一起被图2的快闪存储***执行。

假设图2的快闪存储***以页为基础执行读取操作和编程操作。因此，图7示出的方法通过选择字线（如，WL0）产生随机数（S110）。更具体地，选择由所选择的字线WL0公共地控制的快闪存储单元的物理页。作为这个选择的结果，将依赖选择的页的快闪存储单元的至少一个特性来产生想要的随机读取数据。（见，如，图3的选择的物理页1111）。可替换地，与超过一条字线关联的快闪存储单元可以被用于产生随机数。连续的随机数产生操作可以使用存储单元阵列内同一组的或不同组的快闪存储单元。然而，当使用与多条字线关联的存储单元时，可以关于选择的多条字线当中的每条相应的字线独立地执行编程操作或读取操作。

选择的页1111的作为组成部分的存储单元接着被编程到同一状态（S120）。例如，选择的页1111的快闪存储单元可以被编程为图4的编程状态P（数据值“0”）。因此，“0”数据值可以被加载到连接到被选择的页1111的缓冲电路1130中的页缓冲器，并且接着被编程到选择的页1111的快闪存储单元。在本发明构思的某些实施例中，对选择的存储单元的编程可以利用一次性编程技术完成，使得快闪存储单元形成一次性阈值电压分布。

在对选择的快闪存储单元编程之后，随机数读取电压（Vrn）可以被施加到选择的字线WL0，而非选择读取电压（Vread）可以被施加到未选择的字线WL1到WL63（S130）。在本发明构思的某些实施例中，随机数读取电压（Vrn）可以是与编程状态P关联的标称阈值电压分布的中心电压值。这个中心电压值的选择有助于最大化在读取操作期间从编程的快闪存储单元读取的数据的可变性并因此最大化其随机性。在这样的控制电压偏置条件下，可以读取快闪存储单元的选择的页（S140）。可替换地，可以将多个随机数读取电压顺序地施加到编程的快闪存储单元。（见，图5）

然后，作为结果的随机读取数据可以被提供（或被读出）作为随机数（S150）。也就是说，从快闪存储单元的选择的页提取的随机读取数据可以被提供给存储控制器1200的密钥产生器1250。密钥产生器1250可以接着利用由快闪存储器1100提供的作为随机数的随机读取数据产生加密密钥。加密电路1260可以接着利用加密密钥从将要存储到快闪存储器1100中的传入的数据产生加密数据。

这样，根据本发明构思的实施例的快闪存储***1000可以与作为组成部分的快闪存储单元阵列的快闪存储单元的至少一个特性（如，各自的编程阈值电压）有关地产生随机数。并且因为作为结果的读取数据的随机性是根据快闪存储器1100的特性产生的，所以快闪存储***1000不需要提供单独的随机数产生电路。

图8是根据本发明构思的另一个实施例示出快闪存储***的方框图。参照图8，快闪存储***2000一般包括：快闪存储器2100和存储控制器2200。与图2的存储控制器1200类似，存储控制器2200包括主机接口2210、闪存接口2220、控制单元2230、RAM2240和加密电路2250。然而存储控制器2200不包括密钥产生器。相反，密钥产生器2165被合并至快闪存储器2100内。

因此，尽管图2的快闪存储器1100将随机数（RN）返回到存储控制器1200的密钥产生器1250，但是图8的快闪存储器2100可以被用于将加密密钥（KEY）反馈到存储控制器2200。包括密钥产生器2165的快闪存储器2100将参照图9更加详细地描述。

图9是进一步示出图8的快闪存储器2100的方框图。参照图9，快闪存储器2100包括：存储单元阵列2110、地址解码器2120、页缓冲电路2130、数据输入/输出电路2140、电压产生器2150和控制逻辑2160。

电压产生器2150可以包括选择读取电压产生器2151、非选择读取电压产生器2152和随机数读取电压产生器2153。随机数读取电压产生器2153可以被用于产生将在随机数产生操作期间被提供给选择的字线WL0的随机数读取电压。

在某些实施例中，控制逻辑2160包括密钥产生器2165。密钥产生器2165可以被用于利用随机读取数据产生密钥，所述随机读取数据作为随机数，在随机数产生操作期间从数据I/O电路2140提供。密钥可以被提供给存储控制器2200的加密电路2250。（见，图8）。加密电路2250可以接着利用提供的密钥加密传入的数据以将加密的数据提供给快闪存储器2100或另一个存储器（未示出）。

因此，图8的快闪存储***2000可以利用组成存储***的快闪存储单元的特性，以与图2的快闪存储***1000类似的方式产生随机数。

图10是根据本发明构思的又一个实施例示出存储***的方框图。参照图10，存储***200包括：控制单元210、闪存220、安全电路230和密钥产生器240。

闪存220还包括缓慢位计数器221，其可以例如在对选择的快闪存储单元进行编程验证期间使用。也就是说，某些常规的快闪存储***认识到各个快闪存储单元响应于定义的编程条件呈现出给定编程状态的速度是可变的，所述的定义的编程条件比如为迭代的编程方案（如，增量步进脉冲编程或ISSP）的一次或多次迭代定义的那些条件。术语“缓慢位”指的是在编程操作期间在某点没能呈现想要的编程状态的快闪存储单元。相反地，术语“快速位”指的是在相对快速地呈现想要的编程状态的能力上突出的快闪存储单元。因此，例如，在利用第一控制电压电平执行的第一编程迭代之后，“N”个快闪存储单元的组当中的数量“J”个可以被指示为缓慢位。然而，在利用第二控制电压（这里第二控制电压中的至少一个高于类似的第一控制电压）执行的第二编程迭代之后，N个快闪存储单元中的数量“K”个可以被指示为缓慢位，这里K小于J。

考虑到这个通常理解的作为（完成的或部分完成的）编程操作的结果提供的位（和对应的快闪存储单元）的指定，本发明构思的某些实施例可以使用这些缓慢/快速位结果作为所包含的快闪存储单元的特性。因此，存储***200可以被用于根据缓慢位产生随机数（和加密密钥）。一种根据快闪存储器220中的缓慢位产生随机数的方法将在后文中描述。

或者，在图10中示出的存储***200的元件分别与图1的存储***100的元件类似。

图11A是示出可以由图10的存储***200执行的随机数产生方法的概念图，其中快闪存储器220被用于利用在编程操作期间指示的在一组快闪存储单元之中的缓慢位的物理特性来本质上产生随机读取数据。

参照图11A，闪存MLC可以被编程为多个编程状态P1、P2和P3中的一个，所述编程状态由落在分别定义的阈值电压分布内的阈值电压所指示。

因此，假设在由快闪存储器220执行的编程操作期间，编程电压被施加到一组闪存MLC。接着，执行与编程操作关联的一个或多个编程验证步骤。例如，第一编程验证电压Vf1和第二编程验证电压Vf2可以被顺序地施加到选择的字线WL0。在这些假设下，第一编程验证电压Vf1可以是用于验证快闪存储单元是否已被编程到第一编程状态P1的电压，并且第二编程验证电压Vf2可以是用于验证快闪存储单元是否已被编程到第二编程状态P2的电压。

因为未能超过相应的第一编程验证电压Vf1和第二编程验证电压Vf2的缓慢位的数量是随机的，所以可以利用缓慢位的对应数量产生随机数。例如，如图11B所示，作为与第一编程验证电压Vf1相关地执行第一编程验证操作的结果，可以获得包括第一组缓慢位的第一随机数据（SB1）。然而，作为与第二编程验证电压Vf2相关地执行第二编程验证操作的结果，可以获得包括第二组缓慢位的第二随机数据（SB2）。在被编程验证的快闪存储单元的组内的缓慢位的数量和它们各自的位置两者将是变化的，并且可以被认为是作为组成部分的快闪存储单元的特性。

在图11B中进一步示出的示例中，通过将第一随机数据（SB1）和第二随机数据（SB2）进行XOR来产生加密密钥（KEY）。

当考虑前面的示例时，本领域技术人员将会认识到，不需要提供单独的随机数产生电路，或在某些情况下，不需要执行除了编程/读取或编程验证操作之外的内部存储***操作，就可以产生随机数。也就是说，不需要执行唯一用于产生随机数的特定计算操作。相反，可以利用存储***的作为组成部分的非易失性存储单元的特定的编程/读取噪声、特定的编程响应和类似的特性来产生随机数。

在本发明构思的某些实施例的上下文中，可以将一组被选择的非易失性存储单元中的各个存储单元所执行的编程/擦除循环（P/E）的数量看作是非易失性存储单元的特性。也就是说，每个非易失性存储单元的阈值电压编程响应或缓慢位行为可以根据它的P/E磨损而改变。

此外，各个非易失性存储单元的阈值电压编程响应或缓慢位行为可以根据操作模式改变。例如，存储***可以操作在第一模式，在该第一模式中，利用一组存储单元的阈值电压分布的特性来产生随机数，并且存储***也可以操作在第二模式，在该第二模式中，利用缓慢位的特性来产生随机数。在这种情况下，存储***可以通过在第一操作模式和第二操作模式之间切换来改变随机数产生方法。

在本发明构思的某些实施例中，存储***可以将利用上述方法产生的随机读取数据用作伪随机数产生器的种子。例如，在图2中的快闪存储***1000的密钥产生器1250包括用于产生随机数的伪随机数产生器的情况下，伪随机数产生器可以利用由快闪存储器1100提供的种子产生随机数。在这种情况下，快闪存储器1100可以通过在选择的页编程同样的数据，并将种子读取电压提供给选择的字线以读取选择的页来产生种子。快闪存储器1100可以将与在阈值电压分布中的特定电压电平相对应的电压用作种子读取电压。

根据本发明构思的某些实施例的存储***可以被应用到或被提供给各种产品。根据本发明构思的某些实施例的存储***可以用电子设备和存储设备来实现，所述电子设备比如个人计算机、数码相机、可携带摄像机、蜂窝电话、MP3播放器、PMP、PSP、PDA、等等，所述存储设备比如存储卡、USB存储器、固态驱动（SSD）、等等。

图12是示出可以应用根据本发明构思的实施例的存储***的存储卡***的方框图。存储卡***3000一般包括：主机3100和存储卡3200。主机3100可以包括主机控制器3110、主机连接单元3120和DRAM3130。

主机3100可以在存储卡3200中写入数据并从存储卡3200读取数据。主机控制器3110可以将命令（如，写命令）、从主机3100中的时钟产生器（未示出）产生的时钟信号CLK和数据经由主机连接单元3120发送给存储卡3200。DRAM3130可以是主机3100的主存储器。

存储卡3200可以包括卡连接单元3210、卡控制器3220和快闪存储器3230。卡控制器3220可以响应于经由卡连接单元3210输入的命令在快闪存储器3230中存储数据。可以与从卡控制器3220中的时钟产生器（未示出）产生的时钟信号同步地存储数据。快闪存储器3230可以存储从主机3100传送的数据。例如，在主机3100为数码相机的情况下，存储卡3200可以存储图像数据。

在存储卡***3000中，卡控制器3220或快闪存储器3230可以被配置为包括密钥产生器（参考图2或图8）。存储卡***3000可以根据上述的随机数产生方法产生随机数而不需要单独的随机数产生电路。因此，不需要给存储卡3200增加这样的电路需要的区域就可以确保数据的可靠性。

图13是示出可以应用根据本发明构思的存储***的包括固态驱动（SSD）的***的方框图。参照图13，***4000一般包括：主机4100和SSD4200。主机4100可以包括主机接口4111、主机控制器4120和DRAM4130。

主机4100可以在SSD4200中写入数据或从SSD4200中读取数据。主机控制器4120可以把比如命令、地址、控制信号等等的信号SGL经由主机接口4111传送给SSD4200。DRAM4130可以是主机4100的主存储器。

SSD4200可以经由主机接口4111与主机4100交换信号SGL，并可以经由电源连接器4221被供给电力。SSD4200可以包括多个非易失性存储器4201到420n、SSD控制器4210和辅助电源4220。这里，非易失性存储器4201到420n不仅可以用NAND快闪存储器实现，还可以用比如PRAM、MRAM、ReRAM等等的非易失性存储器来实现。

多个非易失性存储器4201到420n可以被用作SSD4200的存储介质。多个非易失性存储器4201到420n可以经由多个通道CH1到CHn与SSD控制器4210连接。一个通道可以与一个或多个非易失性存储器连接。与一个通道连接的非易失性存储器可以与相同的数据总线连接。

SSD控制器4210可以经由主机接口4111与主机4100交换信号SGL。这里，信号SGL可以包括命令、地址、数据等等。SSD控制器4210可以被配置为根据主机4100的命令将数据写入对应的非易失性存储器或从对应的非易失性存储器读出数据。SSD控制器4210将参照图14更全面地描述。

辅助电源4220可以经由电源连接器4221与主机4100连接。辅助电源4220可以由来自主机4100的电力PWR充电。辅助电源4220可以被放在SSD4200内部或外部。例如，辅助电源4220可以被放在主板上以将辅助电力供给SSD4200。

图14是进一步示出图13的SSD控制器4210的方框图。参照图14，SSD控制器4210包括NVM接口4211、主机接口4212、加密电路4213、控制单元4214和SRAM4215。

NVM接口4211可以将从主机4100的主存储器传送的数据分别分散到通道CH1到CHn。NVM接口4211可以将从非易失性存储器4201到420n读取的数据经由主机接口4212传送到主机4100。

主机接口4212可以根据主机4100的协议提供与SSD4200的接口。主机接口4212可以利用USB（通用串行总线）、SCSI（小型计算机***接口）、快速PCI、ATA、PATA（并行ATA）、SATA（串行ATA）、SAS（串行连接SCSI）等等与主机4100通信。主机接口4212也可以执行允许主机4100将SSD4200识别为硬盘驱动（HDD）的光盘仿真功能。

加密电路4213可以利用从包括在SSD控制器4210中或每个非易失性存储器4201到420n中的密钥产生器提供的密钥来加密数据。控制单元4214可以分析和处理从主机4100输入的信号。控制单元4214可以通过主机接口4212或NVM接口4211控制主机4100或非易失性存储器4201到420n。控制单元4214可以根据驱动SSD4200的固件来控制非易失性存储器4201到420n。

SRAM4215可以被用于驱动高效管理非易失性存储器4201到420n的软件。SRAM4215可以存储从主机4100的主存储器输入的元数据或高速缓存数据。一旦突然断电，存储在SRAM4215中的元数据或高速缓存数据可以利用辅助电源4220被存储在非易失性存储器4201到420n中。

返回图13，根据本发明构思的实施例的***4000可以利用作为组成部分的非易失性存储单元的特性来产生随机数。因为随机数可以这样产生，所以***4000不需要单独的随机数产生电路。

图15是根据本发明构思的实施例示出可以合并快闪存储***的电子设备的方框图。这里，电子设备5000可以是个人计算机或手持电子设备，比如笔记本计算机、蜂窝电话、PDA、照相机、等等。

参照图15，电子设备5000包括：存储***5100、电源设备5200、辅助电源5250、CPU5300、DRAM5400以及用户接口5500。存储***5100可以包括快闪存储器5110和存储控制器5120。存储***5100可以被嵌入在电子设备5000内。

根据本发明构思的某些实施例的存储***可以合并具有三维（3D）结构的存储单元阵列。

因此，根据本发明构思的另一个实施例，图16是示出快闪存储器6000的方框图，该快闪存储器6000包括：三维（3D）单元阵列6110、数据输入/输出电路6120、地址解码器6130和控制逻辑6140。

3D存储单元阵列6110包括多个存储块BLK1到BLKz，所述多个存储块BLK1到BLKz中的每个由三维（或垂直）结构形成。对于具有二维（水平）结构的存储块，存储单元可以在与衬底平行的方向上形成。对于具有三维结构的存储块，存储单元可以在与衬底垂直的方向上形成。每个存储块BLK1到BLKz可以是快闪存储器6000的擦除单元。

数据输入/输出电路6120可以经由多条位线与3D单元阵列6110连接。数据输入/输出电路6120可以从外部设备接收数据或将从3D存储单元阵列6110读取的数据输出到外部设备。地址解码器6130可以经由多条字线和选择线GSL和SSL与3D单元阵列6110连接。地址解码器6130可以响应于地址ADDR选择字线。

控制逻辑6140可以控制快闪存储器6000的编程、擦除、读取等。例如，在编程期间，控制逻辑6140可以控制地址解码器6130和数据输入/输出电路6120，以使得编程电压被供给到选择的字线且数据被编程。

图17是在相关部分进一步示出图16的存储块的3D存储单元阵列结构的透视图。参照图17，存储块BLK1在垂直于衬底SUB的方向上形成。可以在衬底SUB上形成n+掺杂区域。可以在衬底SUB上依次沉积栅电极层和绝缘层。电荷存储层可以在栅电极层和绝缘层之间形成。

如果栅电极层和绝缘层在垂直方向上形成图案，则可以形成V形柱。柱可以经由栅电极层和绝缘层与衬底SUB连接。柱的外部O可以由通道（channel）半导体形成，它的内部I可以由比如硅氧化物的绝缘材料形成。

存储块BLK1的栅电极层可以与地选择线GSL、多条字线WL1到WL8和串选择线SSL连接。存储块BLK1的柱可以与多条位线BL1到BL3连接。在图17中，示出了一个存储块BLK1具有两条选择线SSL和GSL、八条字线WL1到WL8和三条位线BL1到BL3的情形。然而，本发明构思不限于此。

图18是在相关部分示出图17的存储块的等效电路的图。参照图18，NAND串NS11到NS33可以连接在位线BL1到BL3和公共源极线CSL之间。每个NAND串（如，NS11）可以包括串选择晶体管SST、多个存储单元MC1到MC8和地选择晶体管GST。

串选择晶体管SST可以与串选择线SSL1到SSL3连接。存储单元MC1到MC8可以分别与对应的字线WL1到WL8连接。地选择晶体管GST可以与地选择线GSL连接。在每个NAND串中，串选择晶体管SST可以与位线连接，并且地选择晶体管GST可以与公共源极线CSL连接。

具有同样高度的字线（如，WL1）可以公共连接，并且串选择线SSL1到SSL3可以彼此分离。在编程与第一字线WL1连接的并且包括在NAND串NS11、NS12和NS13中的存储单元（组成页）时，可以选择第一字线WL1和第一串选择线SSL。

尽管已经参照示例实施例详细描述了本发明构思，但对本领域技术人员来说明显的是，在不脱离权利要求范围的情况下，可以做出各种改变和更改。因此，应该理解上述实施例本质上不是限制性的而是示例性的。

Claims (40)

1.一种在非易失性存储单元的存储器中产生随机数的方法，该方法包括：

对非易失性存储单元编程；

利用随机数读取电压读取编程的非易失性存储单元以产生随机读取数据，所述随机数读取电压依照非易失性存储单元的特性选择；以及

从随机读取数据产生随机数。

2.根据权利要求1所述的方法，其中从随机读取数据产生随机数无需使用单独的随机数产生电路来执行。

3.根据权利要求1所述的方法，其中非易失性存储单元的特性是响应于非易失性存储单元的编程的非易失性存储单元的标称阈值电压分布。

4.根据权利要求3所述的方法，其中随机数读取电压被选择为在标称阈值电压分布之内。

5.根据权利要求4所述的方法，其中随机数读取电压被选择为处于标称阈值电压分布的中心。

6.根据权利要求1所述的方法，其中非易失性存储单元的特性是响应于非易失性存储单元的编程的至少一个非易失性存储单元的缓慢单元响应。

7.根据权利要求1所述的方法，其中非易失性存储单元的编程是一次性编程操作。

8.根据权利要求1所述的方法，其中每一个非易失性存储单元是单级存储单元（SLC）。

9.根据权利要求1所述的方法，其中所述非易失性存储单元被安排在共同连接到字线的物理页中。

10.一种方法，包括：

利用随机数读取电压从编程的非易失性存储单元获得随机读取数据，所述随机数读取电压是考虑到非易失性存储单元的特性而选择的。

11.根据权利要求10所述的方法，还包括：

通过逻辑组合随机读取数据来产生随机数。

12.根据权利要求11所述的方法，还包括：

从随机数产生加密密钥；以及

利用加密密钥加密由存储***接收的数据，该存储***包括存储控制器和包括非易失性存储单元的存储器。

13.根据权利要求12所述的方法，其中产生加密密钥由布置在存储控制器和存储器中的一个中的密钥产生器执行。

14.根据权利要求10所述的方法，其中随机数读取电压被选择为在响应于非易失性存储单元的编程的非易失性存储单元的标称阈值电压分布之内。

15.根据权利要求14所述的方法，其中随机数读取电压被选择为处于标称阈值电压分布的中心。

16.根据权利要求10所述的方法，其中随机数读取电压是编程验证电压，用于在非易失性存储单元的编程期间验证每个非易失性存储单元是否如缓慢单元一样地响应。

17.一种加密密钥产生方法，包括：

利用编程电压对非易失性存储单元编程，其中每个非易失性存储单元被指定为响应于编程展现落入标称阈值电压分布内的阈值电压；

通过利用落入标称阈值电压分布内的至少一个随机数读取电压读取编程的非易失性存储单元来产生随机读取数据；

将随机读取数据作为随机数施加到密钥产生器；以及

利用密钥产生器产生加密密钥。

18.根据权利要求17所述的方法，其中每一个非易失性存储单元是单级存储单元（SLC）。

19.根据权利要求18所述的方法，其中对非易失性存储单元编程由利用一次性编程操作将编程电压施加到非易失性存储单元组成。

20.根据权利要求17所述的方法，其中至少一个随机数读取电压包括产生对应的第一随机读取数据的第一随机数读取电压和产生对应的第二随机读取数据的第二随机数读取电压，并且该方法还包括：

逻辑组合第一随机读取数据和第二随机读取数据以产生随机读取数据。

21.一种存储器，包括：

存储单元阵列，其包括非易失性存储单元；

编程电压产生器，其在编程操作期间将编程电压施加到存储单元阵列的选择的字线；以及

随机数读取电压产生器，其在随机数产生操作期间将随机数读取电压施加到选择的字线，其中随机数读取电压的电平被选择为在非易失性存储单元在被编程时预期的标称阈值电压分布之内。

22.根据权利要求21所述的存储器，其中非易失性存储单元是快闪存储单元。

23.根据权利要求21所述的存储器，其中非易失性存储单元是单级快闪存储单元（SLC）。

24.一种存储器，包括：

存储单元阵列，其包括非易失性存储单元；

编程电压产生器，其在编程操作期间将编程电压施加到存储单元阵列的选择的字线；以及

随机数读取电压产生器，其在随机数产生操作期间将随机数读取电压施加到选择的字线，其中随机数读取电压是编程验证电压，用于在非易失性存储单元的编程期间确定至少一个非易失性存储单元的缓慢单元响应。

25.根据权利要求24所述的存储器，其中非易失性存储单元是快闪存储单元。

26.根据权利要求21所述的存储器，其中非易失性存储单元是多级快闪存储单元（MLC）。

27.一种存储***，包括：

控制单元，其接收传入的数据和对应的地址信息；

安全电路，其利用地址信息和加密密钥从传入的数据产生加密数据；

存储器，其包括非易失性存储单元，所述非易失性存储单元存储加密数据，并且当利用随机数读取电压读取非易失性存储单元时非易失性存储单元提供随机数，其中随机数读取电压被选择为落入非易失性存储单元在被编程时的标称阈值电压分布之内；以及

密钥产生器，其从随机数产生加密密钥；

其中从读取数据产生随机数无须使用单独的随机数产生电路来执行。

28.根据权利要求27所述的存储***，其中随机数读取电压被选择为处于标称阈值电压分布的中心。

29.根据权利要求27所述的存储***，其中利用一次性编程操作对非易失性存储单元编程。

30.根据权利要求27所述的存储***，其中每一个非易失性存储单元是单级存储单元（SLC），且非易失性存储单元被安排在共同连接到字线的物理页中。

31.根据权利要求27所述的存储***，其中存储器包括快闪存储单元的三维（3D）存储单元阵列。

32.一种存储***，包括：

控制单元，其接收传入的数据及对应的地址信息；

安全电路，其利用地址信息和加密密钥从传入的数据产生加密数据；

存储器，其包括非易失性存储单元，所述非易失性存储单元存储加密数据并且当利用随机数读取电压读取非易失性存储单元时非易失性存储单元提供随机数，其中随机数读取电压是编程验证电压，用于在非易失性存储单元的编程期间确定至少一个非易失性存储单元的缓慢单元响应；以及

密钥产生器，其从随机数产生加密密钥；

其中从读取数据产生随机数无须使用单独的随机数产生电路来执行。

33.根据权利要求32所述的存储***，其中利用一次性编程操作对非易失性存储单元编程。

34.根据权利要求32所述的存储***，其中每一个非易失性存储单元是多级存储单元（MLC），并且所述MLC被安排在分别连接到对应字线的多个物理页中。

35.根据权利要求34所述的存储***，其中存储器包括快闪存储单元的三维（3D）存储单元阵列，其包括在第一方向延伸的多个单元串、在第二方向延伸的多条字线以及在第三方向上延伸的多条位线。

36.根据权利要求35所述的存储***，其中每个单元串被连接到多条位线之一并包括在串选择晶体管（SST）和地选择晶体管（GST）之间串行连接的多个快闪存储单元，以及

多个快闪存储单元中的每一个分别由多条字线之一控制，每个SST由串选择线控制，并且每个GST由地选择线控制。

37.一种***，包括：

主机，其提供传入的数据及对应的地址信息；以及

存储卡，其包括：

卡控制器，其利用地址信息和加密密钥从传入的数据产生加密数据；

存储器，其包括快闪存储单元，所述快闪存储单元存储加密数据，并且当利用随机数读取电压读取快闪存储单元时非易失性存储单元提供随机数，其中随机数读取电压依照非易失性存储单元的特性选择；以及

密钥产生器，其从随机数产生加密密钥。

38.根据权利要求37所述的***，其中密钥产生器被布置在快闪存储器中。

39.一种***，包括：

主机，其提供传入的数据及对应的地址信息；以及

固态驱动（SSD），其包括：

SSD控制器，其利用地址信息和加密密钥从传入的数据产生加密数据；

存储器，其包括快闪存储单元，所述快闪存储单元存储加密数据，并且当利用随机数读取电压读取快闪存储单元时快闪存储单元提供随机数，其中随机数读取电压依照非易失性存储单元的特性选择；以及

密钥产生器，其从随机数产生加密密钥。

40.根据权利要求39所述的***，其中存储器包括三维（3D）存储单元阵列。

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