CN103534812B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其能够防止由于发热而导致的耐压下降，且能够实现半导体装置的进一步的小型化。所述半导体装置为横向型的半导体装置，其特征在于，具备：半导体基板；埋入氧化膜，其被形成于上述半导体基板上；活性层，其被形成于上述埋入氧化膜上，上述活性层被构成为，以第二导电型阱区和第一导电型阱区从两侧夹持第一导电型漂移区的方式而配置，其中，所述第二导电型阱区包围第一导电型源区，所述第一导电型阱区包围第一导电型漏区，在上述活性层表面的一部分区域上隔着栅绝缘膜而形成有栅电极，其中，所述栅绝缘膜与上述第二导电型阱区的表面及上述第一导电型漂移区的表面相接，上述第二导电型阱区的一部分沿着上述栅绝缘膜，而以在载流子移动方向上长于上述栅绝缘膜的长度的方式延伸至上述第一导电型漂移区内。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，更详细而言，涉及一种能够防止由于发热而导致的耐压下降，并且能够实现半导体装置的进一步的小型化的半导体装置。
背景技术
一直以来，已知一种在层叠了半导体基板、埋入氧化膜以及活性层的SOI（SiliconOn Insulator：绝缘体上硅）基板的活性层的表面上形成有一对主电极的横向型的半导体装置。利用了SOI基板的横向型的半导体装置具有不易产生由于浪涌电压而引起的误动作的特征，从而作为具有前景的半导体装置而被期待。
在专利文献1中公开了上述这种半导体装置的一个示例。图25为，模式化地表示专利文献1所记载的横向型的n型沟道的LDMOS（Laterally Diffused MOS：横向扩散金属氧化物半导体）1000的主要部分的俯视图。图26为，图25中所示的LDMOS的A－A线剖视图。并且，在图25中，省略了图26所示的电极及场氧化膜的图示。
LDMOS1000具备：单晶硅的半导体基板200，其高浓度地含有p型的杂质；氧化硅（SiO2）的埋入氧化膜300，其被形成在该半导体基板200上；单晶硅的活性层140，其被形成在该埋入氧化膜300上。
活性层140具有n型阱半导体区50、p型阱半导体区60、表面部半导体层70、背面部半导体层80、中间部半导体层90及源半导体区101。
n型阱半导体区50为包围n型漏半导体区102的半导体区。p型阱半导体区60为包围n型源半导体区101的半导体区。
表面部半导体层70被形成于活性层140的表面部的一部分中，并位于n型阱半导体区50和p型阱半导体区60之间。在俯视观察时（参照图25），p型阱半导体区60和表面部半导体层70整体分离。表面部半导体层70含有p型的杂质（典型的杂质为硼）。表面部半导体层70经由接触半导体区70a而与源端子S电连接。
背面部半导体层80被形成于活性层140的背面部的一部分中，并位于n型阱半导体区50和p型阱半导体区60之间，且通过中间部半导体层90而与表面部半导体层70相隔。背面部半导体层80与n型阱半导体区50相接，并与p型阱半导体区60分离。背面部半导体层80含有n型的杂质（典型的杂质为磷）。背面部半导体层80的杂质浓度从与埋入氧化膜300接合的接合面趋向表面侧而降低。
LDMOS1000由于具备表面部半导体层70、中间部半导体层90及背面部半导体层80，从而能够增大活性层140与埋入氧化膜300的接合界面的临界电压，由此提高每单位厚度的埋入氧化膜300所能够负载的电压。通过表面部半导体层70、中间部半导体层90及背面部半导体层80，从而形成了所谓的降低表面电场（RESURF：Reduced Surface Field）结构。
但是，在上述专利文献1所记载的半导体装置中，存在以下的课题。即，由于在俯视观察时p型阱半导体区60与表面部半导体层70整体分离，因此，在俯视观察时，电流在p型阱半导体区60与n型阱半导体区50之间的整个区域中流通。因此，在n型漏半导体区102中，每单位面积的电流量增大（产生电流集中），从而n型漏半导体区102发热直至高温。其结果为，存在LDMOS1000的导通耐压降低的问题。特别是，在将LDMOS1000设计为电平转换用的元件时，由于漏侧成为高电位，因此，在漏侧流通有大量的饱和电流。当饱和电流较多时，存在电流集中于漏区，从而容易因发热而使导通耐压降低的问题。
此外，为了使表面部半导体层70和源半导体区101成为相同电位，而需要在表面部半导体层70中形成接触半导体区70a。因此，存在LDMOS1000的宽度增大与形成接触半导体区70a相对应的量，从而难以缩小LDMOS1000的尺寸的问题。
在先技术文献
专利文献
专利文献1：日本特开2007－173422号公报
发明内容
发明所要解决的课题
本发明是鉴于这种实际情况而完成的发明，其目的在于，提供一种能够防止由于发热而导致的导通耐压降低，且能够实现半导体装置的进一步的小型化的半导体装置。
用于解决问题的方法
为了解决上述的课题，本申请发明采用了以下的结构。
本发明的第一方式为一种半导体装置，其为横向型的半导体装置，所述半导体装置的特征在于，具备：半导体基板；埋入氧化膜，其被形成于上述半导体基板上；活性层，其被形成于上述埋入氧化膜上，上述活性层被构成为，以第二导电型阱区和第一导电型阱区从两侧夹持第一导电型漂移区的方式而配置，其中，所述第二导电型阱区包围第一导电型源区，所述第一导电型阱区包围第一导电型漏区，在上述活性层表面的一部分区域上隔着栅绝缘膜而形成有栅电极，其中，所述栅绝缘膜与上述第二导电型阱区的表面及上述第一导电型漂移区的表面相接，上述第二导电型阱区的一部分沿着上述栅绝缘膜，而以在载流子移动方向上长于上述栅绝缘膜的长度的方式延伸至上述第一导电型漂移区内。
根据本发明的第一方式，能够防止半导体装置的耐压降低。此外，能够使半导体装置小型化。
更详细而言，载流子不从第一导电型源区经由第二导电型阱区的延伸出的部分而向第一导电型漏区流通（参照图10、图12），载流子经由第二导电型阱区的未延伸的部分而向第一导电型漏区流通（参照图10、图11）。因此，由于在第一导电型源区和第一导电型漏区之间产生有电流流通的区域和不流通的区域，因此，能够降低第一导电型漏区内每单位面积的电流量。由此，能够降低第一导电型漏区的每单位面积的发热量，从而防止第一导电型漏区变成高温的情况，因此能够防止半导体装置的耐压降低。
此外，由于不存在表面部半导体层，因此，无需在表面部半导体层中形成接触半导体区，从而能够使半导体装置小型化。
本发明的第二方式为一种半导体装置，其为横向型的半导体装置，所述半导体装置的特征在于，具备：半导体基板；埋入氧化膜，其被形成于上述半导体基板上；活性层，其被形成于上述埋入氧化膜上，所述活性层被构成为，以第二导电型阱区和第一导电型阱区从两侧夹持第一导电型漂移区的方式而配置，其中，所述第二导电型阱区包围第一导电型发射区，所述第一导电型阱区包围第二导电型集电区，在上述活性层表面的一部分区域上隔着栅绝缘膜而形成有栅电极，其中，所述栅绝缘膜与上述第二导电型阱区的表面及上述第一导电型漂移区的表面相接，上述第二导电型阱区的一部分沿着上述栅绝缘膜，而以在载流子移动方向上长于上述栅绝缘膜的长度的方式延伸至上述第一导电型漂移区内。
根据本发明的第二方式，能够防止半导体装置的耐压降低。此外，能够使半导体装置小型化。
更详细而言，载流子不从第一导电型发射区经由第二导电型阱区的延伸出的部分而向第二导电型集电区流通（参照图13、图15），载流子经由第二导电型阱区的未延伸的部分而向第二导电型集电区流通（参照图13、图14）。因此，由于在第一导电型发射区和第二导电型集电区之间产生有电流流通的区域和不流通的区域，因此，能够降低第二导电型集电区内每单位面积的电流量。由此，能够降低第二导电型集电区的每单位面积的发热量，从而防止第二导电型集电区变成高温的情况，因此，能够防止半导体装置的耐压降低。
此外，由于不存在表面部半导体层，因此，无需在表面部半导体层中形成接触半导体区，从而能够使半导体装置小型化。
本发明的第三方式为一种半导体装置，其为横向型的半导体装置，所述半导体装置的特征在于，具备：半导体基板；埋入氧化膜，其被形成于上述半导体基板上；活性层，其被形成于上述埋入氧化膜上，上述活性层被构成为，以第二导电型阱区和第一导电型阱区从两侧夹持第一导电型漂移区的方式而配置，其中，所述第二导电型阱区包围第一导电型源区，所述第一导电型阱区包围第一导电型漏区，在上述活性层表面的一部分区域上隔着栅绝缘膜而形成有栅电极，其中，所述栅绝缘膜与上述第二导电型阱区的表面及上述第一导电型漂移区的表面相接，在上述第一导电型漂移区的表面部上，层叠有与上述栅绝缘膜相接的表面部第二导电型层，上述表面部第二导电型层的一部分与上述第二导电型阱区的一部分相连接。
根据本发明的第三方式，能够防止半导体装置的耐压降低。此外，能够使半导体装置小型化。
更详细而言，载流子不从第一导电型源区经由表面部第二导电型层与第二导电型阱区相连接的部分而向第一导电型漏区流通（参照图1、图3），载流子经由表面部第二导电型层与第二导电型阱区未连接的部分而向第一导电型漏区流通（参照图1、图2）。因此，由于在第一导电型源区和第一导电型漏区之间产生有电流流通的区域和不流通的区域，因此，能够降低第一导电型漏区内每单位面积的电流量。由此，能够降低第一导电型漏区的每单位面积的发热量，从而防止第一导电型漏区变成高温的情况，因此，能够防止半导体装置的耐压降低。
此外，由于表面部第二导电型层的一部分与第二导电型阱区的一部分相连接，因此，即使不在表面部半导体层中形成接触半导体区，也能够使表面部第二导电型层与第一导电型源区成为相同电位，从而能够使半导体装置小型化。
本发明的第四方式为一种半导体装置，其为横向型的半导体装置，所述半导体装置的特征在于，具备：半导体基板；埋入氧化膜，其被形成于上述半导体基板上；活性层，其被形成于上述埋入氧化膜上，上述活性层被构成为，以第二导电型阱区和第一导电型阱区从两侧夹持第一导电型漂移区的方式而配置，其中，所述第二导电型阱区包围第一导电型发射区，所述第一导电型阱区包围第二导电型集电区，在上述活性层表面的一部分区域上隔着栅绝缘膜而形成有栅电极，其中，所述栅绝缘膜与上述第二导电型阱区的表面及上述第一导电型漂移区的表面相接，在上述第一导电型漂移区的表面部上，形成有与上述栅绝缘膜相接的表面部第二导电型层，上述表面部第二导电型层的一部分与上述第二导电型阱区的一部分相连接。
根据本发明的第四方式，能够防止半导体装置的耐压降低。此外，能够使半导体装置小型化。
更详细而言，载流子不从第一导电型发射区经由表面部第二导电型层与第二导电型阱区相连接的部分而向第二导电型集电区流通（参照图7、图9）、载流子经由表面部第二导电型层与第二导电型阱区未连接的部分而向第二导电型集电区流通（参照图7、图8）。因此，由于在第一导电型发射区和第二导电型集电区之间产生有电流流通的区域和不流通的区域，因此，能够降低第二导电型集电区内每单位面积的电流量。由此，能够降低第二导电型集电区的每单位面积的发热量，从而能够防止第二导电型集电区变成高温的情况，因此，能够防止半导体装置的耐压降低。
此外，由于表面部第二导电型层的一部分与第二导电型阱区的一部分相连接，因此，即使不在表面部半导体层中形成接触半导体区，也能够使表面部第二导电型层与第一导电型发射区成为相同电位，从而能够使半导体装置小型化。
本发明的第五方式为一种半导体装置，其为横向型的半导体装置，所述半导体装置的特征在于，具备：半导体基板；埋入氧化膜，其被形成于上述半导体基板上；活性层，其被形成于上述埋入氧化膜上，上述活性层被构成为，以第一导电型阱区和第二导电型阱区从两侧夹持第一导电型漂移区的方式而配置，其中，所述第一导电型阱区包围第二导电型源区，所述第二导电型阱区包围第二导电型漏区，在上述活性层表面的一部分区域上隔着栅绝缘膜而形成有栅电极，其中，所述栅绝缘膜与上述第一导电型阱区的表面及上述第一导电型漂移区的表面相接，在上述第一导电型漂移区的表面部上，形成有与上述栅绝缘膜相接的表面部第二导电型层，上述表面部第二导电型层的一部分与上述第二导电型阱区的一部分相连接。
根据本发明的第五方式，能够防止半导体装置的耐压降低。此外，能够使半导体装置小型化。
更详细而言，载流子不从第二导电型源区经由表面部第二导电型层与第二导电型阱区未被连接的部分而向第二导电型漏区流通（参照图19、图20），载流子经由表面部第二导电型层与第一导电型阱区相连接的部分而向第二导电型漏区流通（参照图19、图21）。因此，由于在第二导电型源区和第二导电型漏区之间产生有电流流通的区域和不流通的区域，因此，能够降低第二导电型漏区内每单位面积的电流量。由此，能够降低第二导电型漏区的每单位面积的发热量，从而能够防止第二导电型漏区变成高温的情况，因此，能够防止半导体装置的耐压降低。
此外，由于表面部第二导电型层的一部分与第二导电型阱区的一部分相连接，因此，即使不在表面部半导体层中形成接触半导体区，也能够使表面部第二导电型层与第二导电型漏区成为相同电位，从而能够使半导体装置小型化。
本发明的第六方式的特征在于，在本发明的第三方式至第五方式中的任意一个方式中，上述表面部第二导电型层的一部分沿着上述栅绝缘膜而朝向上述第二导电型阱区延伸。
根据本发明的第六方式，能够进一步提高半导体装置的耐压。
更详细而言，由于表面部第二导电型层的一部分沿着栅绝缘膜而朝向第二导电型阱区延伸（参照图1、图3），因此，与第二导电型阱区的一部分沿着栅绝缘膜而朝向表面部第二导电型层延伸的情况（参照图4、图6）相比，表面部第二导电型层与第二导电型阱区的边界位置远离漏区或者集电区。因此，增大了耗尽层的长度，从而能够进一步提高半导体装置的耐压。
发明效果
根据本发明，能够提供一种如下的半导体装置，所述半导体装置能够防止由于发热而导致的耐压降低，并且能够实现半导体装置的进一步的小型化。
附图说明
图1为表示本发明的第一实施方式所涉及的半导体装置的主要部分的俯视图。
图2为图1所示的半导体装置的B－B线剖视图。
图3为图1所示的半导体装置的A－A线剖视图。
图4为表示本发明的第二实施方式所涉及的半导体装置的主要部分的俯视图。
图5为图4所示的半导体装置的A－A线剖视图。
图6为图4所示的半导体装置的B－B线剖视图。
图7为表示本发明的第三实施方式所涉及的半导体装置的主要部分的俯视图。
图8为图7所示的半导体装置的B－B线剖视图。
图9为图7所示的半导体装置的A－A线剖视图。
图10为表示本发明的第四实施方式所涉及的半导体装置的主要部分的俯视图。
图11为图10所示的半导体装置的A－A线剖视图。
图12为图10所示的半导体装置的B－B线剖视图。
图13为表示本发明的第五实施方式所涉及的半导体装置的主要部分的俯视图。
图14为图13所示的半导体装置的A－A线剖视图。
图15为图13所示的半导体装置的B－B线剖视图。
图16为表示本发明的第六实施方式所涉及的半导体装置的主要部分的俯视图。
图17为图16所示的半导体装置的B－B线剖视图。
图18为图16所示的半导体装置的A－A线剖视图。
图19为表示本发明的第七实施方式所涉及的半导体装置的主要部分的俯视图。
图20为图19所示的半导体装置的B－B线剖视图。
图21为图19所示的半导体装置的A－A线剖视图。
图22为表示本发明的第八实施方式所涉及的半导体装置的主要部分的俯视图。
图23为图22所示的半导体装置的B－B线剖视图。
图24为图22所示的半导体装置的A－A线剖视图。
图25为表示现有的半导体装置的主要部分的俯视图。
图26为图25所示的半导体装置的A－A线剖视图。
具体实施方式
（第一实施方式）
参照附图，对本发明的第一实施方式进行说明。
图1为，表示本发明的第一实施方式所涉及的半导体装置的主要部分的俯视图。图2为，图1所示的半导体装置的B－B线剖视图。图3为，图1所示的半导体装置的A－A线剖视图。另外，在图1中，省略了各个电极及场氧化膜的图示。
在第一实施方式中，以将权利要求书中的“第一导电型”设为n型、将“第二导电型”设为p型的情况为例来进行说明。
图1至图3所示的半导体装置1为，横向型的n型沟道的LDMOS（Laterally DiffusedMOS）。
首先，对半导体装置1的概要进行说明。
半导体装置1具备：单晶硅的半导体基板2，其高浓度地含有第二导电型（p型）的杂质；氧化硅（SiO2）的埋入氧化膜3，其被形成于该半导体基板2上；单晶硅的活性层4，其被形成于该埋入氧化膜3上。
活性层4被构成为，以第二导电型（p型）阱半导体区6和第一导电型（n型）阱半导体区5从两侧夹持第一导电型（n型）漂移区9的方式而配置，其中，所述第二导电型（p型）阱半导体区6包围第一导电型（n型）源半导体区10，所述第一导电型（n型）阱半导体区5包围第一导电型（n型）漏半导体区11。
在活性层4表面的一部分区域上隔着栅绝缘膜14而形成有栅电极15，其中，所述栅绝缘膜14与第二导电型阱半导体区6的表面及第一导电型漂移区9的表面相接。在活性层4的表面部上，形成有与栅绝缘膜14相接的第二导电型（p型）的表面部半导体层7。表面部半导体层7相当于权利要求书中的“表面部第二导电型层”。
表面部半导体层7的一部分和第二导电型（p型）阱半导体区6的一部分相互连接。
下面，对半导体装置1更加详细地进行说明。
半导体基板2既可以如上文所述那样为高浓度地含有p型的杂质的半导体基板，也可以为高浓度地含有n型的杂质（典型的杂质为磷）的半导体基板。半导体基板2实质上能够被评价为导电体。在半导体基板2中，为了保持翘曲等的晶片的机械强度，而优选将电阻率设为1～100mΩ·cm左右的低电阻。埋入氧化膜3的厚度例如被构成为3～5μm。
活性层4具有n型阱半导体区5、p型阱半导体区6、表面部半导体层7、背面部半导体层8、漂移区9及源半导体区10。活性层4的厚度例如被设为2.0～2.5μm左右。如果被设为2.0μm以上，则ESD（静电放电）耐量不易降低。在本实施方式中，例如可以使用本案申请人在先申请的公知的降低表面电场结构（参照日本特开2007－173422号公报）。
n型阱半导体区5被形成于活性层4的一部分中，并含有n型的杂质（典型的杂质为磷）。n型阱半导体区5的杂质浓度被大致调节为5×1016～5×1017cm-3。n型阱半导体区5在其表面部中具备高浓度地含有n型的杂质（典型的杂质为磷）的漏半导体区11。漏半导体区11能够被评价为n型阱半导体区5的一部分。漏半导体区11的杂质浓度被大致调节为1×1019～1×1022cm-3。n型阱半导体区5经由漏半导体区11、漏电极（未图示）而与漏端子D电连接。n型阱半导体区5从活性层4的表面到达至背面。半导体装置1具备n型阱半导体区5的一部分与背面部半导体层8的一部分重叠的重叠区。
p型阱半导体区6被形成于活性层4的一部分中，并通过漂移区9而与n型阱半导体区5相隔。p型阱半导体区6含有p型的杂质（典型的杂质为硼）。p型阱半导体区6的杂质浓度被大致调节为5×1016～5×1017cm-3。p型阱半导体区6在其表面部中具备高浓度地含有p型的杂质（典型的杂质为硼）的阱用接触半导体区13。阱用接触半导体区13的杂质浓度被大致调节为1×1019～1×1022cm-3。阱用接触半导体区13能够评价为p型阱半导体区6的一部分。p型阱半导体区6经由阱用接触半导体区13而与源电极S电连接。p型阱半导体区6从活性层4的表面到达至背面。p型阱半导体区6与埋入氧化膜3相接。
源半导体区10被形成于p型阱半导体区6的表面部中，并通过p型阱半导体区6而与漂移区9相隔。源半导体区10高浓度地含有n型的杂质（典型的杂质为磷）。源半导体区10经由源电极（未图示）而与源端子S电连接。
表面部半导体层7被形成于活性层4的表面部的一部分中，并位于n型阱半导体区5和p型阱半导体区6之间。表面部半导体层7含有p型的杂质（典型的杂质为硼）。在厚度方向上将表面部半导体层7的杂质浓度积分后的值被大致调节为1×1012～5×1012cm-2。
背面部半导体层8被形成于活性层4的背面部的一部分中，并位于n型阱半导体区5和p型阱半导体区6之间，且通过漂移区9而与表面部半导体层7相隔。背面部半导体层8与n型阱半导体区5相接，并与p型阱半导体区6分离。背面部半导体层8含有n型的杂质（典型的杂质为磷）。背面部半导体层8的杂质浓度从与埋入氧化膜3接合的接合面趋向表面侧而降低。背面部半导体层8的厚度被大致调节为0.5μm以下。背面部半导体层8具备七个局部区域。各个局部区域的杂质浓度分别不同。各个局部区域的杂质浓度从n型阱半导体区5趋向p型阱半导体区6而降低。各个局部区域的杂质浓度均被形成为，高于位于表面部半导体层7与背面部半导体层8之间的漂移区9的杂质浓度。各个局部区域的杂质浓度从p型阱半导体区6侧趋向n型阱半导体区5侧，以整数倍而被高浓度化。在成为最高浓度的局部区域内，在厚度方向将杂质浓度积分后的值被大致调节为1×1012～5×1012cm-2。
漂移区9为载流子流动的区域。漂移区9具有：中间区域91，其在活性层4中位于表面部半导体层7和背面部半导体层8之间；一侧区域92，其被设为与中间区域91一体，并位于与表面部半导体层7相比靠p型阱半导体区6侧的位置处；另一侧区域93，其被设为与中间区域91一体，并位于与表面部半导体层7相比靠n型阱半导体区5侧的位置处。一侧区域92与p型阱半导体区6相接，另一侧区域93与n型阱半导体区5相接。漂移区9低浓度地含有n型的杂质（典型的杂质为磷）。漂移区9的杂质浓度被形成为，在表面部半导体层7和背面部半导体层8之间，低于背面部半导体层8的杂质浓度。此外，漂移区9的杂质浓度从背面侧趋向表面侧而降低。漂移区9的杂质浓度的峰值位于与埋入氧化膜3接合的接合界面的附近。在厚度方向上将漂移区9的杂质浓度积分后的值被大致调节为1×1012～5×1012cm-2。因此，漂移区9的电荷量和表面部半导体层7的电荷量大致一致。
半导体装置1具备栅绝缘膜14及栅电极15。栅电极15隔着栅绝缘膜14，而与将源半导体区10和漂移区9分隔开的p型阱半导体区6对置。栅电极15与栅极端子S电连接。半导体装置1还具备场氧化膜16。场氧化膜16被形成于活性层4的表面中的、n型阱半导体区5和p型阱半导体区6之间。场氧化膜16以大于栅绝缘膜14的厚度而被形成。在场氧化膜16中的n型阱半导体区5侧的表面的一部分上，形成有平面电极18。平面电极18与漏端子D电连接。
如上所述，表面部半导体层7的一部分和p型阱半导体区6的一部分通过p型半导体而被连接在一起。在图1至图3所示的示例中，在俯视观察时（参照图1），表面部半导体层7的一部分沿着栅绝缘膜14而朝向p型阱半导体区6延伸。更具体而言，如图1所示，在俯视观察时，表面部半导体层7的p型阱半导体区6侧被形成为反复凹凸这样的形状。如图1、图3所示，凸部（延伸部）71的顶端与p型阱半导体区6相接。如图1、图2所示，凹部72与p型阱半导体区6分离。
在具有这种凹凸部的结构中，当为了将半导体装置1置于导通状态而向栅电极15施加了预定的栅电压时，虽然在源半导体区10和漏半导体区11之间，载流子不会经由凸部71而流通（参照图1、图3），但载流子会经由凹部72而流通（参照图1、图2）。图1中的粗实线箭头标记及图2中的虚线箭头标记表示载流子的流动。图3中的×标记表示载流子不流动的情况。
更详细而言，当向栅电极15施加了预定的栅电压时，在栅绝缘膜14正下方，将形成有n沟道区6a（在栅绝缘膜14正下方，导电型从p型反转为n型的区域）。由于凹部72不与p型阱半导体区6接触，因此，在为相同的导电型（n型）的n沟道区6a和漂移区9的一侧区域92中形成有电流路径，电流经由该电流路径而在源半导体区10和漏半导体区11之间流通。也就是说，存在于源半导体区10中的载流子穿过沟道区6a、漂移区9（一侧区域92、中间区域91、另一侧区域93）、n型阱半导体区5、以及漏半导体区11。
另一方面，如图1、图3所示，凸部71与p型阱半导体区6相接触，由于沟道区6a和表面部半导体层7的导电型相反（n型和p型），因此，电流路径在该接触部分处中断，从而电流不在源半导体区10和漏半导体区11之间流通。
如此，通过在半导体装置1的纵深方向（图1中的Y方向）上交替形成电流流通的部分和电流不流通的部分，从而能够降低半导体装置1的每单位面积的电流量。通过降低每单位面积的电流量，从而能够防止在漏半导体区11中产生电流集中的现象，进而能够防止半导体装置1的导通耐压的降低。
此外，如背景技术一栏中所说明的那样，在现有的半导体装置中，为了使表面部半导体层和源半导体区成为相同电位，而需要在表面部半导体层中形成接触半导体区，但是，在本实施方式中，不需要形成接触半导体区，从而能够使半导体装置1小型化。更详细而言，由于在凸部71处p型阱半导体区6和表面部半导体层7相接触，因此，源半导体区10和表面部半导体层7实质上成为相同电位，从而不需要接触半导体区。
并且，虽然由于采用上述的凹凸结构，而使半导体装置1的纵深方向上的长度增大，但是，通过将半导体装置1构成为圆环状等，从而降低了半导体装置1的纵深方向上的长度的增大对半导体装置1的大小所造成的影响（几乎不造成影响）。
（第二实施方式）
参照附图，对本发明的第二实施方式进行说明。
图4为，表示本发明的第二实施方式所涉及的半导体装置的主要部分的俯视图。图5为，图4所示的半导体装置的A－A线剖视图。图6为，图4所示的半导体装置的B－B线剖视图。另外，在图4中，省略了各个电极及场氧化膜的图示。在第二实施方式中，对于与第一实施方式相同的结构，标记相同的参照符号，并省略其说明。
在第二实施方式中，以将权利要求书中的“第一导电型”设为n型、将“第二导电型”设为p型的情况为例来进行说明。
在上述第一实施方式中，表面部半导体层7的一部分沿着栅绝缘膜14而朝向p型阱半导体区6延伸。与此相对，在第二实施方式所涉及的半导体装置1A中，p型阱半导体区6的一部分沿着栅绝缘膜14而朝向表面部半导体层7延伸。
更具体而言，如图4所示，在俯视观察时，p型阱半导体区6的表面部半导体层7侧被形成为反复凹凸这样的形状。如图4、图6所示，凸部（延伸部）61的顶端与表面部半导体层7相连接。如图4、图5所示，凹部62与表面部半导体层7分离。图4中的粗实线箭头标记及图5中的虚线箭头标记表示载流子的流动。图6中的×标记表示载流子不流动的情况。
在具有这种凹凸部的结构中，当为了将半导体装置1A置于导通状态而向栅电极15施加了预定的栅电压时，虽然载流子在源半导体区10和漏半导体区11之间不会经由凸部61而流通（参照图4、图6），但是，载流子会经由凹部62而流通（参照图4、图5）。
更详细而言，当向栅电极15施加了预定的栅电压时，在栅绝缘膜14正下方将形成有n沟道区6a（在栅绝缘膜14正下方，导电型从p型反转为n型的区域）。如图4、图5所示，由于凹部62不与表面部半导体层7接触，因此，在为相同的导电型（n型）的n沟道区6a和漂移区9的一侧区域92中形成有电流路径，电流经由该电流路径而在源半导体区10和漏半导体区11之间流通。也就是说，存在于源半导体区10中的载流子穿过沟道区6a、漂移区9（一侧区域92、中间区域91、另一侧区域93）、n型阱半导体区5、以及漏半导体区11。
另一方面，如图4、图6所示，凸部61与表面部半导体层7相接触，由于沟道区6a和表面部半导体层7的导电型相反（n型和p型），因此，电流路径在该接触部分处中断，从而电流不在源半导体区10和漏半导体区11之间流通。
如此，通过在半导体装置1A的纵深方向（图4中的Y方向）上交替形成电流流通的部分和电流不流通的部分，从而能够降低半导体装置1A的每单位面积的电流量。通过降低每单位面积的电流量，从而能够防止在漏半导体区11中产生电流集中的现象，进而能够防止半导体装置1A的导通耐压的降低。
此外，如背景技术一栏中所说明的那样，在现有的半导体装置中，为了使表面部半导体层和源半导体区成为相同电位，而需要在表面部半导体层中形成接触半导体区，但是，在本实施方式中，不需要接触半导体区，从而能够使半导体装置1小型化。更详细而言，由于在凸部61处p型阱半导体区6和表面部半导体层7相接，因此，源半导体区10和表面部半导体层7实质上成为相同电位，从而不需要接触半导体区。
（第三实施方式）
参照附图，对本发明的第三实施方式进行说明。
图7为，表示本发明的第三实施方式所涉及的半导体装置的主要部分的俯视图。图8为，图7所示的半导体装置的B－B线剖视图。图9为，图7所示的半导体装置的A－A线剖视图。另外，在图7中，省略了各个电极及场氧化膜的图示。在第三实施方式中，对于与第一实施方式相同的结构，标记相同的参照符号，并省略其说明。
在第三实施方式中，以将权利要求书中的“第一导电型”设为n型、将“第二导电型”设为p型的情况为例来进行说明。
虽然上述第一实施方式为涉及横向型的n型沟道的LDMOS的实施方式，但是，第三实施方式为涉及横向型的n型沟道的LIGBT（lateral insulated gate bipolartransistor：横向绝缘栅双极性晶体管）的实施方式。
在第三实施方式所涉及的半导体装置1B中，在第一实施方式中被形成为高浓度地含有n型的杂质的漏半导体区11的区域被置换为，高浓度地含有p型的杂质（典型的杂质为硼）的集电半导体区110。集电半导体区110经由集电电极（未图示）而与集电端子C电连接。此外，在第一实施方式中作为源半导体区10而发挥功能的区域，将作为发射半导体区100而发挥功能。发射半导体区100经由发射电极（未图示）而与发射端子E电连接。
在第三实施方式中，也采用与第一实施方式相同的凹凸结构。即，表面部半导体层7的一部分和p型阱半导体区6的一部分通过p型半导体而被连接在一起。在图7至图9所示的示例中，在俯视观察时（参照图7），表面部半导体层7的一部分沿着栅绝缘膜14而朝向p型阱半导体区6延伸。更具体而言，如图7所示，在俯视观察时，表面部半导体层7的p型阱半导体区6侧的端部被形成为反复凹凸这样的形状。如图7、图9所示，凸部（延伸部）71的顶端与p型阱半导体区6相接。如图7、图8所示，凹部72与p型阱半导体区6分离。
在具有这种凹凸部的结构中，当为了将半导体装置1B置于导通状态而向栅电极15施加了预定的栅电压时，虽然载流子在发射半导体区100和集电半导体区110之间不会经由凸部71而流通（参照图7、图9），但是，载流子会经由凹部72而流通（参照图7、图8）。图7中的粗实线箭头标记及图8中的虚线箭头标记表示载流子的流动。图9中的×标记表示载流子不流动的情况。
更详细而言，当向栅电极15施加了预定的栅电压时，在栅绝缘膜14正下方将形成有n沟道区6a（在栅绝缘膜14正下方，导电型从p型反转为n型的区域）。如图7、图8所示，由于凹部72不与p型阱半导体区6相接，因此，在为相同的导电型（n型）的n沟道区6a和漂移区9的一侧区域92中形成有电流路径，电流经由该电流路径而在发射半导体区100和集电半导体区110之间流通。也就是说，存在于发射半导体区100中的载流子穿过沟道区6a、漂移区9（一侧区域92、中间区域91、另一侧区域93）、n型阱半导体区5、以及集电半导体区110。
另一方面，如图7、图9所示，凸部71与p型阱半导体区6相接触，由于沟道区6a和表面部半导体层7的导电型相反（n型和p型），因此，电流路径在该接触部分处中断，从而电流不在发射半导体区100和集电半导体区110之间流通。
如此，通过在半导体装置1B的纵深方向（图7中的Y方向）上交替形成电流流通的部分和电流不流通的部分，从而能够降低半导体装置1B的每单位面积的电流量。通过降低每单位面积的电流量，从而能够防止在集电半导体区110中产生电流集中的现象，进而能够防止半导体装置1B的导通耐压的降低。
此外，如背景技术一栏中所说明的那样，在现有的半导体装置中，为了使表面部半导体层和源半导体区成为相同电位，而需要在表面部半导体层中形成接触半导体区，但是，在本实施方式中，不需要接触半导体区，从而能够使半导体装置1B小型化。更详细而言，由于在凸部p处型阱半导体区6和表面部半导体层7相接，因此，源半导体区10和表面部半导体层7实质上成为相同电位，从而不需要接触半导体区。
另外，虽然由于采用上述的凹凸结构，而使半导体装置1B的纵深方向上的长度增大，但是，通过将半导体装置1B构成为圆环状等，从而减少了半导体装置1B的纵深方向上的长度的增大对半导体装置1B的大小造成的影响（几乎不造成影响）。
（第四实施方式）
参照附图，对本发明的第四实施方式进行说明。
图10为，表示本发明的第四实施方式所涉及的半导体装置的主要部分的俯视图。图11为，图10所示的半导体装置的A－A线剖视图。图12为，图10所示的半导体装置的B－B线剖视图。另外，在图10中，省略了各个电极及场氧化膜的图示。在第四实施方式中，对于与第一实施方式相同的结构，标记相同的参照符号，并省略其说明。
在第四实施方式中，以将权利要求书中的“第一导电型”设为n型、将“第二导电型”设为p型的情况为例来进行说明。
在第四实施方式所涉及的半导体装置1C中，不存在第一实施方式中的表面部半导体层7及背面部半导体层8。因此，在第四实施方式中，采用了以下的结构。
另外，由于在第四实施方式中，不存在表面部半导体层7及背面部半导体层8，因此漂移区9不像第一实施方式那样被分为中间区域、一侧区域、另一侧区域。漂移区9的一端与p阱半导体区6相接，另一端与n型阱半导体区5相接。
p型阱半导体区6的一部分沿着栅绝缘膜14而延伸至n型的漂移区9内。具体而言，p型阱半导体区6的一部分以在载流子移动方向上长于栅绝缘膜14的长度（换言之，至少到超过栅绝缘膜14与场氧化膜16的边界部的正下方的位置为止）的方式延伸至漂移区9内。
更具体而言，如图10所示，在俯视观察时，p型阱半导体区6的n型阱半导体区5侧被形成为反复凹凸这样的形状。在图10、图12所示的示例中，凸部（延伸部）61的顶端与n型阱半导体区5相接。如图10、图11所示，凹部62与n型阱半导体区5分离，未到达至栅绝缘膜14与场氧化膜16的边界部的正下方。
在具有这种凹凸部的结构中，当为了将半导体装置1C置于导通状态而向栅电极15施加了预定的栅电压时，虽然载流子在源半导体区10和漏半导体区11之间不会经由凸部61而流通（参照图10、图12），但是，载流子会经由凹部62而流通（参照图10、图11）。图10中的粗实线箭头标记及图11中的虚线箭头标记表示载流子的流动。图12中的×标记表示载流子不流动的情况。
更详细而言，当向栅电极15施加了预定的栅电压时，在栅绝缘膜14正下方将形成有n沟道区6a（在栅绝缘膜14正下方，导电型从p型反转为n型的区域）。如图10、图11所示，由于凹部62在载流子移动方向上短于栅绝缘膜14的长度（换言之，未到达至超过栅绝缘膜14的位置），因此，在为相同的导电型（n型）的n沟道区6a和漂移区9中形成有电流路径，电流经由该电流路径而在源半导体区10和漏半导体区11之间流通。也就是说，存在于源半导体区10中的载流子穿过沟道区6a、漂移区9、n型阱半导体区5、以及漏半导体区11。
另一方面，如图10、图12所示，由于凸部61以在载流子移动方向上长于栅绝缘膜14的长度（换言之，直至超过栅绝缘膜14的位置（在图12中，直至到达n型阱半导体区5的位置））的方式而延伸，因此，电流路径在凸部61内于栅绝缘膜14与场氧化膜16的边界部的正下方附近中断，从而电流不在源半导体区10和漏半导体区11之间流通。
如此，通过在半导体装置1C的纵深方向（图10中的Y方向）上交替形成电流流通的部分和电流不流通的部分，从而能够降低半导体装置1C的每单位面积的电流量。通过降低每单位面积的电流量，从而能够防止在漏半导体区11中产生电流集中的现象，进而能够防止半导体装置1C的导通耐压的降低。
此外，如背景技术一栏中所说明的那样，虽然在现有的半导体装置中，为了使表面部半导体层和源半导体区成为相同电位，而需要在表面部半导体层中形成接触半导体区，但是，在本实施方式中，由于不存在表面部半导体层，因此不需要接触半导体区，从而能够使半导体装置1C小型化。
另外，上述的第四实施方式也可以采用将n型和p型反转的结构。
（第五实施方式）
参照附图，对本发明的第五实施方式进行说明。
图13为，表示本发明的第五实施方式所涉及的半导体装置的主要部分的俯视图。图14为，图13所示的半导体装置的A－A线剖视图。图15为，图13所示的半导体装置的B－B线剖视图。并且，在图13中，省略了各个电极及场氧化膜的图示。在第五实施方式中，对于与第四实施方式相同的结构，标记相同的参照符号，并省略其说明。
在第五实施方式中，以将权利要求书中的“第一导电型”设为n型、将“第二导电型”设为p型的情况为例来进行说明。
虽然上述第四实施方式为涉及横向型的n型沟道的LDMOS的实施方式，但是，第五实施方式为涉及横向型的n型沟道的LIGBT（lateral insulated gate bipolartransistor）的实施方式。
在第五实施方式所涉及的半导体装置1D中，在第四实施方式中被形成为高浓度地含有n型的杂质的漏半导体区11的区域被置换为，高浓度地含有p型的杂质（典型的杂质为硼）的集电半导体区110。集电半导体区110经由集电电极（未图示）而与集电端子C电连接。此外，在第五实施方式中，于第四实施方式中作为源半导体区10而发挥功能的区域，将作为发射半导体区100而发挥功能。发射半导体区100经由发射电极（未图示）而与发射端子E电连接。
在第五实施方式中，也采用与第四实施方式相同的凹凸结构。
更具体而言，如图13所示，在俯视观察时，p型阱半导体区6的n型阱半导体区5侧被形成为反复凹凸这样的形状。在图13、图15所示的示例中，凸部（延伸部）61的顶端与n型阱半导体区5相连接。如图13、图14所示，凹部62与n型阱半导体区5分离，未到达栅绝缘膜14与场氧化膜16的边界部的正下方。
因此，与第四实施方式相同，在半导体装置1D的纵深方向（图13中的Y方向）上交替形成了电流流通的部分和电流不流通的部分。由此，能够降低半导体装置1D的每单位面积的电流量。通过降低每单位面积的电流量，从而能够防止在集电半导体区110中产生电流集中的现象，进而能够防止半导体装置1D的导通耐压的降低。
此外，在本实施方式中，不需要接触半导体区，从而能够使半导体装置1D小型化。
（第六实施方式）
参照附图，对本发明的第六实施方式进行说明。
图16为，表示本发明的第六实施方式所涉及的半导体装置的主要部分的俯视图。图17为，图16所示的半导体装置的B－B线剖视图。图18为，图16所示的半导体装置的A－A线剖视图。并且，在图16中，省略了各个电极及场氧化膜的图示。在第六实施方式中，对于与第一实施方式相同的结构，标记相同的参照符号，并省略其说明。
在第六实施方式中，以将权利要求书中的“第一导电型”设为n型、将“第二导电型”设为p型的情况为例来进行说明。
在第六实施方式所涉及的半导体装置1E中，在表面部半导体层7和背面部半导体层8之间形成了底部半导体层17这一点与第一实施方式不同。
详细而言，如图17、图18所示，在半导体活性层4中，代替第一实施方式中的漂移区9的中间区域91而形成有底部半导体层17。底部半导体层17的n型阱半导体区5侧与n型阱半导体区5相接。底部半导体层17含有n型的杂质（典型的杂质为磷）。其杂质的浓度高于第一实施方式中的漂移区9的中间区域91的杂质浓度。根据该结构，能够降低半导体装置1E的导通电阻。
（第七实施方式）
参照附图，对本发明的第七实施方式进行说明。
图19为，表示本发明的第七实施方式所涉及的半导体装置的主要部分的俯视图。图20为，图19所示的半导体装置的B－B线剖视图。图21为，图19所示的半导体装置的A－A线剖视图。并且，在图19中，省略了各个电极及场氧化膜的图示。在第七实施方式中，对于与第一实施方式相同的结构，标记相同的参照符号，并省略其说明。
在第七实施方式中，以将权利要求书中的“第一导电型”设为n型、将“第二导电型”设为p型的情况为例来进行说明。
虽然上述第一实施方式为涉及横向型的n型沟道的LDMOS的实施方式，但是，第七实施方式为涉及p型沟道的LDMOS的实施方式。
首先，对第七实施方式所涉及的半导体装置1F的概要进行说明。
半导体装置1F具备：单晶硅的半导体基板2，其高浓度地含有第二导电型（p型）的杂质；氧化硅（SiO2）的埋入氧化膜3，其被形成在该半导体基板2上；单晶硅的活性层4A，其被形成在该埋入氧化膜3上。
活性层4A被构成为，以第一导电型（n型）阱半导体区6A和第二导电型（p型）阱半导体区5A从两侧夹持第一导电型（n型）漂移区9A的方式而配置，其中，所述第一导电型（n型）阱半导体区6A包围第二导电型（p型）源半导体区10A，所述第二导电型（p型）阱半导体区5A包围第二导电型（p型）漏半导体区11A。
在活性层4A表面的一部分区域中，隔着栅绝缘膜14而形成有栅电极15，其中，所述栅绝缘膜14与第一导电型阱半导体区6A的表面及第一导电型漂移区9A的表面相接。在活性层4A的表面部上，形成有与栅绝缘膜14相接的第二导电型（p型）的表面部半导体层7A。表面部半导体层7A相当于权利要求书中的“表面部第二导电型层”。
表面部半导体层7A的一部分和第二导电型（p型）阱半导体区5A的一部分相互连接。
下面，对半导体装置1F更加详细地进行说明。
半导体基板2既可以如上所述那样为高浓度地含有p型的杂质的半导体基板，也可以为高浓度地含有n型的杂质（典型的杂质为磷）的半导体基板。半导体基板2实质上能够被评价为导电体。半导体基板2为了确保翘曲等的晶片的机械强度，而优选将电阻率设为1～100mΩ·cm左右的低电阻。埋入氧化膜3的厚度例如被构成为3～5μm。
活性层4A具有p型阱半导体区5A、n型阱半导体区6A、表面部半导体层7A、背面部半导体层8A、漂移区9A及源半导体区10A。活性层4A的厚度例如被设为2.0～2.5μm左右。如果设为2.0μm以上，则ESD耐量不易下降。在本实施方式中，例如可以使用本案申请人在先申请的公知的降低表面电场结构（参照日本特开2007－173422号公报）。
p型阱半导体区5A被形成于活性层4A的一部分中，并含有p型的杂质（典型的杂质为硼）。p型阱半导体区5A的杂质浓度被大致调节为5×1016～5×1017cm-3。p型阱半导体区5A在其表面部中具备高浓度地含有p型的杂质（典型的杂质为硼）的漏半导体区11A。漏半导体区11A能够被评价为p型阱半导体区5A的一部分。漏半导体区11A的杂质浓度被大致调节为1×1019～1×1022cm-3。p型阱半导体区5A经由漏半导体区11A、漏电极（未图示）而与漏端子D电连接。p型阱半导体区5A从活性层4A的表面到达至背面。半导体装置1F具备使p型阱半导体区5A的一部分与背面部半导体层8A的一部分重叠的重叠区域。
n型阱半导体区6A被形成于活性层4A的一部分中，并通过漂移区9A，而与p型阱半导体区5A相隔。n型阱半导体区6A含有n型的杂质（典型的杂质为磷）。n型阱半导体区6A的杂质浓度被大致调节为5×1016～5×1017cm-3。n型阱半导体区6A在其表面部中具备高浓度地含有n型的杂质（典型的杂质为磷）的阱用接触半导体区13A。阱用接触半导体区13A的杂质浓度被大致调节为1×1019～1×1022cm-3。阱用接触半导体区13A能够被评价为n型阱半导体区6A的一部分。n型阱半导体区6A经由阱用接触半导体区13A、源电极（未图示）而与源端子S电连接。n型阱半导体区6A从活性层4A的表面到达至背面。n型阱半导体区6A与埋入氧化膜3相接。
源半导体区10A被形成于n型阱半导体区6A的表面部中，并通过n型阱半导体区6A而与漂移区9A相隔。源半导体区10A高浓度地含有p型的杂质（典型的杂质为硼）。源半导体区10A经由源电极（未图示）而与源端子S电连接。
表面部半导体层7A被形成于活性层4A的表面部的一部分中，并位于p型阱半导体区5A和n型阱半导体区6A之间。表面部半导体层7A含有p型的杂质（典型的杂质为硼）。在厚度方向上将表面部半导体层7A的杂质浓度积分后的值被大致调节为1×1012～5×1012cm-2。表面部半导体层7A的一端部与n型阱半导体区6A相接。
背面部半导体层8A被形成于活性层4A的背面部的一部分中，并位于p型阱半导体区5A和n型阱半导体区6A之间，且通过漂移区9A而与表面部半导体层7A相隔。背面部半导体层8A与n型阱半导体区6A相接，并与n型阱半导体区5A分离。背面部半导体层8A含有n型的杂质（典型的杂质为磷）。背面部半导体层8A的杂质浓度从与埋入氧化膜3接合的接合面趋向表面侧而降低。背面部半导体层8A的厚度被大致调节为0.5μm以下。背面部半导体层8A具备七个局部区域。各个局部区域的杂质浓度分别不同。各个局部区域的杂质浓度从n型阱半导体区6A趋向p型阱半导体区5A而降低。各个局部区域的杂质浓度均被形成为，高于位于表面部半导体层7A和背面部半导体层8A之间的漂移区9A的杂质浓度。各个局部区域的杂质浓度从p型阱半导体区5A侧趋向n型阱半导体区6A侧，以整数倍而被高浓度化。在成为最高浓度的局部区域中，在厚度方向上将杂质浓度积分后的值被大致调节为1×1012～5×1012cm-2。
漂移区9A为载流子流通的区域。漂移区9A具有主区域91A和一侧区域92A，其中，所述主区域91A在活性层4A中位于表面部半导体层7A和背面部半导体层8A之间，所述一侧区域92A被设为与主区域91A一体，并位于与表面部半导体层7A相比靠p型阱半导体区5A侧的位置处。主区域91A与n型阱半导体区6A相接，一侧区域92A与p型阱半导体区5A相接。漂移区9A低浓度地含有n型的杂质（典型的杂质为磷）。漂移区9A的杂质浓度被形成为，在表面部半导体层7A和背面部半导体层8A之间，低于背面部半导体层8A的杂质浓度。此外，漂移区9A的杂质浓度从背面侧趋向表面侧而降低。漂移区9A的杂质浓度的峰值位于与埋入氧化膜3接合的接合界面的附近。在厚度方向上将漂移区9A的杂质浓度积分后的值被大致调节为1×1012～5×1012cm-2。因此，漂移区9A的电荷量与表面部半导体层7A的电荷量大致一致。
半导体装置1F具备栅绝缘膜14及栅电极15。栅电极15隔着栅绝缘膜14而与将源半导体区10A和漂移区9A隔开的n型阱半导体区6A对置。栅电极15与栅极端子S电连接。半导体装置1F还具备场氧化膜16。场氧化膜16被形成在，活性层4A的表面中的、n型阱半导体区6A与p型阱半导体区5A之间。在场氧化膜16的n型阱半导体区5A侧的表面的一部分上，形成有平面电极18。平面电极18与漏端子D电连接。
如上所述，表面部半导体层7的一部分与p型阱半导体区5A的一部分通过p型半导体而被连接在一起。在图19～图21所示的示例中，在俯视观察时（参照图19），表面部半导体层7A的一部分沿着栅绝缘膜14而朝向p型阱半导体区5A延伸。更具体而言，如图19所示，在俯视观察时，表面部半导体层7A的p型阱半导体区5A侧被形成为反复凹凸这样的形状。如图19、图21所示，凸部（延伸部）71A的顶端与p型阱半导体区5A相接。如图19、图20所示，凹部72A与p型阱半导体区5A分离。
在具有这种凹凸部的结构中，当为了将半导体装置1F置于导通状态而向栅电极15施加了预定的栅电压时，虽然载流子在源半导体区10A和漏半导体区11A之间经由凸部71A而流通（参照图19、图21），但是，载流子不会经由凹部72A而流通（参照图19、图20）。图19中的粗实线箭头标记及图21中的虚线箭头标记表示载流子的流动。图20中的×标记表示载流子不流动的情况。
更详细而言，当向栅电极15施加了预定的栅电压时，在栅绝缘膜14正下方，形成有p沟道区60a（在栅绝缘膜14正下方，导电型从n型反转为p型的区域）。如图19、图21所示，由于凸部71A与p型阱半导体区5A相接触，因此，在为相同的导电型（p型）的p沟道区60a和表面部半导体层7A中，形成有电流路径，电流经由该电流路径而在源半导体区10A和漏半导体区11A之间流通。也就是说，存在于源半导体区10A中的载流子穿过沟道区60a、表面部半导体层7A、p型阱半导体区5A、以及漏半导体区11A。
另一方面，如图19、图20所示，凹部72A不与p型阱半导体区5A相接触，但与一侧区域92A相接触。由于表面部半导体层7A和一侧区域92A的导电型相反（p型和n型），因此，电流路径在表面部半导体层7A和一侧区域92A的接触部分处中断，从而电流不在源半导体区10A和漏半导体区11A之间流通。
如此，通过在半导体装置1F的纵深方向（图19中的Y方向）上交替形成电流流通的部分和电流不流通的部分，从而能够降低半导体装置1F的每单位面积的电流量。通过降低每单位面积的电流量，从而能够防止在漏半导体区11A中产生电流集中的现象，进而防止半导体装置1F的导通耐压的降低。
此外，在本实施方式中，不需要接触半导体区，从而能够使半导体装置1F小型化。更详细而言，由于在凸部71A处p型阱半导体区5A与表面部半导体层7A相接触，因此，漏半导体区11A和表面部半导体层7A实质上成为相同电位，由于将表面部半导体层7A和漏半导体区11A设为相同电位，因此不需要接触半导体区。
（第八实施方式）
参照附图，对本发明的第八实施方式进行说明。
图22为，表示本发明的第八实施方式所涉及的半导体装置的主要部分的俯视图。图23为，图22所示的半导体装置的B－B线剖视图。图24为，图22所示的半导体装置的A－A线剖视图。另外，在图22中，省略了各个电极及场氧化膜的图示。在第八实施方式中，对于与第七实施方式相同的结构，标记相同的参照符号，并省略其说明。
在第八实施方式中，以将权利要求书中的“第一导电型”设为n型、将“第二导电型”设为p型的情况为例来进行说明。
在第八实施方式所涉及的半导体装置1G中，在表面部半导体层7A和背面部半导体层8A之间形成了底部半导体层17这一点与第七实施方式不同。
详细而言，如图23、图24所示，在活性层4A中，代替第七实施方式中的漂移区9A的主区域91A而形成有底部半导体层17。底部半导体层17的n型阱半导体区6A侧与n型阱半导体区6A相接。底部半导体层17含有n型的杂质（典型的杂质为磷）。其杂质的浓度高于第七实施方式中的漂移区9A的主区域91A的杂质浓度。根据该结构，通过加入底部半导体层17，从而能够在不降低耐压的条件下提高表面部半导体层7A的浓度，由此能够降低半导体装置1G的导通电阻。
工业上的可利用性
本发明能够被应用于，能够防止由于发热而导致的耐压下降，并且能够实现半导体装置的进一步的小型化的半导体装置等中。
符号说明
1、1A～1F 横向型半导体装置；
2 半导体基板；
3 埋入氧化膜；
4 活性层；
5 n型阱半导体区；
6 p型阱半导体区；
61 凸部；
62 凹部；
7 表面部半导体层；
71 凸部；
72 凹部；
8 背面部半导体层；
9、9A 漂移区；
91、91A 凸部；
92、92A 凹部；
10、10A 源半导体区；
11、11A 漏半导体区；
13 阱用接触半导体区；
14 栅绝缘膜；
15 栅电极；
16 场氧化膜；
17 底部半导体层。

Claims (3)

1.一种半导体装置，其为横向型的半导体装置，所述半导体装置的特征在于，
具备：
半导体基板；
埋入氧化膜，其被形成于所述半导体基板上；
活性层，其被形成于所述埋入氧化膜上，
所述活性层具备第一导电型阱区、第二导电型阱区、第一导电型漂移区和表面部第二导电型层，
所述第一导电型漂移区将所述第一导电型阱区和所述第二导电型阱区之间隔开，所述第一导电型阱区和所述第二导电型阱区以从两侧夹持所述第一导电型漂移区的方式被配置成，与所述第一导电型漂移区相接，
所述表面部第二导电型层被形成于所述第一导电型阱区与所述第二导电型阱区之间的所述活性层的表面部的一部分上，
所述表面部第二导电型层在所述第二导电型阱区侧以在俯视观察时交替配置的方式具备第一部分和第二部分，其中，所述第一部分与所述第二导电型阱区相接，所述第二部分为，通过使所述第一导电型漂移区的与所述第二导电型阱区相接的区域位于所述第二部分与所述第二导电型阱区之间，从而从所述第二导电型阱区分离的部分，
所述第一导电型阱区包围第一导电型漏区，
所述第二导电型阱区包围第一导电型源区，
所述半导体装置具备栅绝缘膜和栅电极，
所述栅绝缘膜在所述活性层的表面的一部分区域上，与所述第二导电型阱区、所述第一导电型漂移区、所述表面部第二导电型层相接，
所述栅电极隔着所述栅绝缘膜而与所述第二导电型阱区对置。
2.一种半导体装置，其为横向型的半导体装置，所述半导体装置的特征在于，
具备：
半导体基板；
埋入氧化膜，其被形成于所述半导体基板上；
活性层，其被形成于所述埋入氧化膜上，
所述活性层具备第一导电型阱区、第二导电型阱区、第一导电型漂移区和表面部第二导电型层，
所述第一导电型漂移区将所述第一导电型阱区和所述第二导电型阱区之间隔开，所述第一导电型阱区和所述第二导电型阱区以从两侧夹持所述第一导电型漂移区的方式被配置成，与所述第一导电型漂移区相接，
所述表面部第二导电型层被形成于所述第一导电型阱区与所述第二导电型阱区之间的所述活性层的表面部的一部分上，
所述表面部第二导电型层在所述第二导电型阱区侧以在俯视观察时交替配置的方式具备第一部分和第二部分，其中，所述第一部分与所述第二导电型阱区相接，所述第二部分为，通过使所述第一导电型漂移区的与所述第二导电型阱区相接的区域位于所述第二部分与所述第二导电型阱区之间，从而从所述第二导电型阱区分离的部分，
所述第一导电型阱区包围第二导电型集电区，
所述第二导电型阱区包围第一导电型发射区，
所述半导体装置具备栅绝缘膜和栅电极，
所述栅绝缘膜在所述活性层的表面的一部分区域上，与所述第二导电型阱区、所述第一导电型漂移区、所述表面部第二导电型层相接，
所述栅电极隔着所述栅绝缘膜而与所述第二导电型阱区对置。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述表面部第二导电型层的所述一部分与所述栅绝缘膜相接，并朝向所述第二导电型阱区突出。
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