CN103441757A

CN103441757A - 多相位延迟锁相环及其控制方法

Info

Publication number: CN103441757A
Application number: CN2013103815885A
Authority: CN
Inventors: 陈帅; 赵鹏飞; 孟时光; 钟石强
Original assignee: Loongson Technology Corp Ltd
Current assignee: Loongson Technology Corp Ltd
Priority date: 2013-08-28
Filing date: 2013-08-28
Publication date: 2013-12-11
Anticipated expiration: 2033-08-28
Also published as: CN103441757B

Abstract

本发明公开了一种多相位延迟锁相环及其控制方法。其中，多相位延迟锁相环包括：延迟部件，具有多个延迟单元，用于输出多相位时钟；查找部件，与多个延迟单元均相连接，用于查找到目标延迟单元；以及控制部件，与查找部件以及多个延迟单元均相连接，用于接收查找部件发送的目标延迟单元，增大目标延迟单元的延迟时间并控制延迟部件工作在第二模式下；还用于获取延迟部件的最大延迟时间，若最大延迟时间未达到***时钟信号的时钟周期，控制延迟部件工作在第一模式下否则控制延迟部件输出多相位时钟。通过本发明，解决了现有技术中多相位延迟锁相环输出时钟相位精度低的问题，进而达到了提高多相位输出时钟相位精度的效果。

Description

多相位延迟锁相环及其控制方法

技术领域

本发明涉及时钟电路领域，具体而言，涉及一种多相位延迟锁相环及其控制方法。

背景技术

延迟锁相环电路被广泛应用在高速电路***中用于产生多相位时钟。多相位延迟锁相环根据一路输入时钟可以产生N路相同频率的输出时钟CK1、CK2、CK3…CKN，并且这N路输出时钟之间具有等间隔的相位关系（N为整数，一般取4、8、16等）。因此，多相位延迟锁相环的功能可以定义为：根据输入时钟生成N路输出时钟，且N路输出时钟之间的相位差均为

相关技术中公开了一种四相位时钟产生电路，该四相位时钟产生电路采用图1所示结构，主要由四个数控延迟链串联构成，控制电路与四个数控延迟链和鉴相器均相连接，鉴相器与四相位时钟产生电路的时钟信号输入端和最大时钟的输出端均相连接，此种四相位时钟产生电路的主要工作原理如下：（1）输入时钟经过四级相同的数字控制延迟链后得到输出时钟；（2）输出时钟CK4和输入时钟在鉴相器中判断相位关系；（3）控制逻辑根据相位判断结果使用延迟控制码来调整数控延迟链的延迟时间。因为四条数控延迟链都使用一组控制码，所以它们的延迟时间同步改变；（4）重复（2）和（3）步骤最终得到输出时钟CK4和输入时钟相位关系为360°，相当于输出时钟CK4经过延迟链后相对输入时钟延迟了一个周期，此刻达到锁定状态；（5）锁定状态下，输出如图2所示的四相位时钟CK1～CK4，相位关系为90°、180°、270°和360°。

对于上述四相位时钟产生电路而言，由于工艺偏差等因素，不能保证四条数控延迟链在芯片生产出来后是绝对相同。因此虽然它们的延迟控制码虽然相同，但是各自的延迟时间却不再相同。当延迟锁相环完成锁定后，四条延迟链的总延迟时间等于一个时钟周期，但是每条链的延迟时间并不是精确等于四分之一的时钟周期，所以四相位输出时钟不再是精确的等间隔相位关系。因此该电路结构不能够容忍工艺偏差带来的负面影响，细小的工艺偏差都会导致延迟锁相环输出时钟的相位精度降低。

针对相关技术中多相位延迟锁相环输出时钟相位精度低的问题，目前尚未提出有效的解决方案。

发明内容

本发明的主要目的在于提供一种多相位延迟锁相环及其控制方法，以解决现有技术中多相位延迟锁相环输出时钟相位精度低的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种多相位延迟锁相环，包括：延迟部件，具有多个延迟时间可控的延迟单元，并具有第一模式和第二模式，其中，在第一模式下多个延迟单元的时钟信号均来自多相位延迟锁相环的***时钟信号，在第二模式下多个延迟单元级联，延迟部件用于在第二模式下输出多相位时钟；查找部件，与多个延迟单元均相连接，在延迟部件处于第一模式下时，用于从多个延迟单元中查找到目标延迟单元，目标延迟单元为多个延迟单元中延迟时间最小的延迟单元；以及控制部件，与查找部件以及延迟部件的多个延迟单元均相连接，在延迟部件处于第一模式下时，控制部件用于接收查找部件发送的目标延迟单元，增大目标延迟单元的延迟时间并控制延迟部件工作在第二模式下；在延迟部件处于第二模式下时，控制部件还用于获取延迟部件的最大延迟时间，若最大延迟时间未达到***时钟信号的时钟周期，控制延迟部件工作在第一模式下否则控制延迟部件输出多相位时钟。

进一步地，延迟部件还具有模式选择器，用于接收模式控制信号，以使延迟部件处于第一模式或第二模式。

进一步地，延迟单元的个数为N，模式选择器包括编号为C₁至C_N的N个双路选择器，分别对应设置在N个延迟单元中，N个双路选择器的控制端均用于接收模式控制信号，N个双路选择器的第一输入端口和双路选择器C₁的第二输入端口均用于接收***时钟信号；延迟部件还具有编号为D₁至D_N的N个数控延迟链，分别对应设置在N个延迟单元中，数控延迟链D_i的输入端与双路选择器C_i的输出端相连接，数控延迟链D_i的输出端与双路选择器C_i+1的第二输入端口相连接，数控延迟链D_N的输入端与双路选择器C_N的输出端相连接，i=1至N-1，N为2以上的自然数。

进一步地，延迟单元的个数为N，N为2以上的自然数，查找部件包括：第一N路选择器，第一N路选择器的N个输入端分别对应连接N个延迟单元；第二N路选择器，第二N路选择器的N个输入端分别对应连接N个延迟单元；相位比较器，输入端与第一N路选择器的输出端和第二N路选择器的输出端均相连接，用于根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间，其中，第一输出时钟为第一N路选择器选通的输入端所接收到的输出时钟，第一延迟单元为产生第一输出时钟的延迟单元，第二输出时钟为第二N路选择器选通的输入端所接收到的输出时钟，第二延迟单元为产生第二输出时钟的延迟单元；以及时钟选择器，输入端与相位比较器的输出端相连接，输出端与第一N路选择器的控制端和第二N路选择器的控制端均相连接，用于在第一延迟单元的延迟时间小于第二延迟单元的延迟时间的情况下，更改第二N路选择器选通的输入端，直至确定出目标延迟单元，或在第一延迟单元的延迟时间大于第二延迟单元的延迟时间的情况下，更改第一N路选择器选通的输入端，直至确定出目标延迟单元。

进一步地，延迟单元的个数为N，N为2以上的自然数，查找部件包括：第一N路选择器，第一N路选择器的N个输入端分别对应连接N个延迟单元；第二N路选择器，第二N路选择器的N个输入端分别对应连接N个延迟单元；相位比较器，输入端与第一N路选择器的输出端和第二N路选择器的输出端均相连接，用于根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间，其中，第一输出时钟为第一N路选择器选通的输入端所接收到的输出时钟，第一延迟单元为产生第一输出时钟的延迟单元，第二输出时钟为第二N路选择器选通的输入端所接收到的输出时钟，第二延迟单元为产生第二输出时钟的延迟单元；以及时钟选择器，输入端与相位比较器的输出端相连接，输出端与第一N路选择器的控制端和第二N路选择器的控制端均相连接，用于在第一延迟单元的延迟时间小于第二延迟单元的延迟时间的情况下，更改第二N路选择器选通的输入端，直至确定出目标延迟单元，或在第一延迟单元的延迟时间大于第二延迟单元的延迟时间的情况下，更改第一N路选择器选通的输入端为第二N路选择器当前选通的输入端，然后更改第二N路选择器选通的输入端，直至确定出目标延迟单元。

进一步地，相位比较器包括：数据输入端，与第一N路选择器的输出端相连接，用于接收第一输出时钟；时钟输入端，与第二N路选择器的输出端相连接，用于接收第二输出时钟；以及采样输出端，与时钟选择器相连接，用于在第二输出时钟的触发下对第一输出时钟进行采样，并输出采样信号0或1，其中，若采样输出端在第二输出时钟的上升沿对第一输出时钟进行采样，则时钟选择器在接收到采样信号0时，确定第一延迟单元的延迟时间大于第二延迟单元的延迟时间，在接收到采样信号1时，确定第一延迟单元的延迟时间小于第二延迟单元的延迟时间，若采样输出端在第二输出时钟的下降沿对第一输出时钟进行采样，则时钟选择器在接收到采样信号1时，确定第一延迟单元的延迟时间大于第二延迟单元的延迟时间，在接收到采样信号0时，确定第一延迟单元的延迟时间小于第二延迟单元的延迟时间。

为了实现上述目的，根据本发明的另一方面，提供了一种多相位延迟锁相环的控制方法，应用于具有延迟部件的多相位延迟锁相环，其中，延迟部件包括多个延迟时间可控的延迟单元，并具有第一模式和第二模式，其中，在第一模式下多个延迟单元的时钟信号均来自多相位延迟锁相环的***时钟信号，在第二模式下多个延迟单元级联，控制方法包括：在延迟部件处于第一模式下时，从多个延迟单元中查找到目标延迟单元，目标延迟单元为多个延迟单元中延迟时间最小的延迟单元；增大目标延迟单元的延迟时间并控制延迟部件工作在第二模式下；获取延迟部件在第二模式下，延迟部件的最大延迟时间；若最大延迟时间未达到***时钟信号的时钟周期，控制延迟部件工作在第一模式下否则控制延迟部件输出多相位时钟。

进一步地，控制方法还包括：在初始化延迟部件后，控制延迟部件工作在第一模式。

进一步地，初始化延迟部件包括：控制多个延迟单元的延迟时间控制码均置零。

进一步地，增大目标延迟单元的延迟时间包括：对目标延迟单元的延迟时间控制码加一。

进一步地，延迟单元的个数为N，N为2以上的自然数，多相位延迟锁相环还包括第一N路选择器和第二N路选择器，第一N路选择器的N个输入端分别对应连接N个延迟单元，第二N路选择器的N个输入端分别对应连接N个延迟单元，查找多个延迟单元中延迟时间最小的延迟单元包括：获取第一输出时钟和第二输出时钟，其中，第一输出时钟为第一N路选择器选通的输入端所接收到的输出时钟，第二输出时钟为第二N路选择器选通的输入端所接收到的输出时钟；根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间，其中，第一延迟单元为产生第一输出时钟的延迟单元，第二延迟单元为产生第二输出时钟的延迟单元；在比较出第一延迟单元的延迟时间小于第二延迟单元的延迟时间的情况下，更改第二N路选择器选通的输入端，重新获取第二输出时钟，直至确定出目标延迟单元；以及在比较出第一延迟单元的延迟时间大于第二延迟单元的延迟时间的情况下，更改第一N路选择器选通的输入端，重新获取第一输出时钟，直至确定出目标延迟单元。

进一步地，延迟单元的个数为N，N为2以上的自然数，多相位延迟锁相环还包括第一N路选择器和第二N路选择器，第一N路选择器的N个输入端分别对应连接N个延迟单元，第二N路选择器的N个输入端分别对应连接N个延迟单元，查找多个延迟单元中延迟时间最小的延迟单元包括：获取第一输出时钟和第二输出时钟，其中，第一输出时钟为第一N路选择器选通的输入端所接收到的输出时钟，第二输出时钟为第二N路选择器选通的输入端所接收到的输出时钟；根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间，其中，第一延迟单元为产生第一输出时钟的延迟单元，第二延迟单元为产生第二输出时钟的延迟单元；在比较出第一延迟单元的延迟时间小于第二延迟单元的延迟时间的情况下，更改第二N路选择器选通的输入端，重新获取第二输出时钟，直至确定出目标延迟单元；以及在比较出第一延迟单元的延迟时间大于第二延迟单元的延迟时间的情况下，更改第一N路选择器选通的输入端为第二N路选择器当前选通的输入端，然后更改第二N路选择器选通的输入端，重新获取第一输出时钟和第二输出时钟，直至确定出目标延迟单元。

进一步地，根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间包括：在第二输出时钟的上升沿对第一输出时钟进行采样；若采样得到采样信号0，则确定第一延迟单元的延迟时间大于第二延迟单元的延迟时间；以及若采样得到采样信号1，则确定第一延迟单元的延迟时间小于第二延迟单元的延迟时间。

进一步地，根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间包括：在第二输出时钟的下降沿对第一输出时钟进行采样；若采样得到采样信号1，则确定第一延迟单元的延迟时间大于第二延迟单元的延迟时间；以及若采样得到采样信号0，则确定第一延迟单元的延迟时间小于第二延迟单元的延迟时间。

本发明采用包括以下结构的多相位延迟锁相环：延迟部件，具有多个延迟时间可控的延迟单元，并具有第一模式和第二模式，其中，在第一模式下多个延迟单元的时钟信号均来自多相位延迟锁相环的***时钟信号，在第二模式下多个延迟单元级联，延迟部件用于在第二模式下输出多相位时钟；查找部件，与多个延迟单元均相连接，在延迟部件处于第一模式下时，用于从多个延迟单元中查找到目标延迟单元，目标延迟单元为多个延迟单元中延迟时间最小的延迟单元；以及控制部件，与查找部件以及延迟部件的多个延迟单元均相连接，在延迟部件处于第一模式下时，控制部件用于接收查找部件发送的目标延迟单元，增大目标延迟单元的延迟时间并控制延迟部件工作在第二模式下；在延迟部件处于第二模式下时，控制部件还用于获取延迟部件的最大延迟时间，若最大延迟时间未达到***时钟信号的时钟周期，控制延迟部件工作在第一模式下否则控制延迟部件输出多相位时钟。通过设置查找部件、控制部件和延迟时间可控的延迟单元，实现了通过增大目标延迟单元延迟时间的方式对延迟部件中各个延迟单元的延迟时间进行调控，以最大程度的保证各个延迟单元的延迟时间相等，使输出的多相位时钟具有等间隔相位关系，解决了现有技术中多相位延迟锁相环输出时钟相位精度低的问题，进而达到了提高多相位输出时钟相位精度的效果。

附图说明

构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据相关技术的四相位时钟产生电路的示意图；

图2是图1中四相位时钟产生电路的输出时钟相位关系图；

图3是根据本发明实施例的多相位延迟锁相环的示意图；

图4是根据本发明实施例的多相位延迟锁相环中延迟部件的结构示意图；

图5和图6是图4中延迟部件处于不同工作模式的示意图；

图7是根据本发明实施例的多相位延迟锁相环中控制部件的工作原理图；

图8是根据本发明实施例的多相位延迟锁相环中延迟部件的一种具体结构示意图；

图9是图8中双路选择器的结构示意图；

图10是图8中数控延迟链的结构示意图；

图11是根据本发明实施例的多相位延迟锁相环中查找部件的结构示意图；

图12a是图11中相位比较器的结构示意图；

图12b和图12c是图12a中相位比较器的输出时序图；

图13是图11中时钟选择器的工作原理图；

图14是根据本发明实施例的多相位延迟锁相环的控制方法的流程图；以及

图15是根据本发明优选实施例的多相位延迟锁相环的控制方法的流程图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

本发明实施例提供了一种多相位延迟锁相环，以下对本发明实施例所提供的多相位延迟锁相环进行具体介绍：

图3是根据本发明实施例的多相位延迟锁相环的示意图，如图3所示，本发明实施例的多相位延迟锁相环主要包括延迟部件、查找部件和控制部件。其中，

延迟部件具有多个延迟时间可控的延迟单元，并具有校准工作模式（也可称作第一模式）和正常工作模式（也可称作第二模式），其中，在第一模式下多个延迟单元的时钟信号均来自多相位延迟锁相环的***时钟信号，在第二模式下多个延迟单元级联，延迟部件用于在第二模式下输出多相位时钟，即，在延迟部件处于第一模式下，各个延迟单元的输入时钟均为***时钟信号，在延迟部件处于第二模式下，多相位延迟锁相环通过多个延迟时间可控的延迟单元输出多相位时钟。

查找部件，与多个延迟单元均相连接，在延迟部件处于第一模式下时，用于从多个延迟单元中查找到目标延迟单元，目标延迟单元为多个延迟单元中延迟时间最小的延迟单元，假设多个延迟单元的数量为N，N为2以上的自然数，这N个延迟单元的当前延迟时间分别是t_delay[1]、t_delay[2]、t_delay[3]…t_delay[N]，那么进行目标延迟单元查找的查找部件就是找到一个小于等于N的整数m，使得第m个延迟单元的延迟时间满足以下条件：

t_delay[m]=MIN{t_delay[1]、t_delay[2]、t_delay[3]…t_delay[N]}。

其中，查找部件对目标延迟单元的查找，可以对N个延迟单元的输出时钟CK[0]～CK[N]进行相位相互比较，根据相位比较结果判断N个延迟单元之间的延迟时间大小关系，最终找到延迟时间最小的延迟单元。

控制部件与查找部件以及延迟部件的多个延迟单元均相连接，在延迟部件处于第一模式下时，控制部件用于接收查找部件发送的目标延迟单元，增大目标延迟单元的延迟时间并控制延迟部件工作在第二模式下；在延迟部件处于第二模式下时，控制部件还用于获取延迟部件的最大延迟时间，若最大延迟时间未达到***时钟信号的时钟周期，控制延迟部件工作在第一模式下否则控制延迟部件输出多相位时钟。

本发明实施例的多相位延迟锁相环，通过设置查找部件、控制部件和延迟时间可控的延迟单元，实现了通过增大目标延迟单元延迟时间的方式对延迟部件中各个延迟单元的延迟时间进行调控，以最大程度的保证各个延迟单元的延迟时间相等，使输出的多相位时钟具有等间隔相位关系，解决了现有技术中多相位延迟锁相环输出时钟相位精度低的问题，进而达到了提高多相位输出时钟相位精度的效果。

具体地，图4中示出了延迟部件的结构示意图，如图4所示，延迟部件由N级延迟单元级联构成，主要功能是用于对输入时钟进行时间延迟和输出多相位时钟，其中N为整数，一般取4、8、16或更大。图5和图6中分别示出了延迟部件的两种工作模式所对应的多个延迟单元的连接关系，如图5所示：当模式控制信号MODE=0时，延迟部件进入正常工作模式，此时所有延迟单元选择对前一级延迟单元的输出时钟进行延迟，也就是所有延迟单元级联在一起使用，当N=4时，***输出四相位时钟；当N=8时，***输出八相位时钟；当N=16时，***输出十六相位时钟。如图8所示：当模式控制信号MODE=1时，延迟部件进入校准工作模式，此时所有延迟单元直接对***输入时钟进行延迟，也就是所有延迟单元分别独立使用。延迟部件的校准工作模式能够保证所有延迟单元的输入信号均来自同一时钟，从而可以对延迟单元的当前延迟时间大小进行比较。

通过以上描述可以看出，控制部件为负责整个多相位延迟锁相环工作时序的部件，其中，控制部件对多相位延迟锁相环中延迟部件的控制不限于本发明实施例以下内容所提供的控制方式：

在本发明一实施例中，控制部件主要使用带校准功能的锁定算法完成时钟360°相位锁定，保证多相位时钟的精确输出。带校准功能的锁定算法操作步骤如图7所示：第一步，***初始化，主要是将所有延迟时间控制码CODE清零，即，将N个延迟单元的延迟时间控制码均置零；第二步，设置延迟部件进入校准工作模式，即，输出模式控制信号MODE=1至各个延迟单元；第三步，通过查找部件找到目标延迟单元；第四步，将目标延迟单元的延迟时间控制码CODE增加一，即，增大目标延迟单元的延迟时间；第五步，设置延迟部件进入正常工作模式，即，输出模式控制信号MODE=0至各个延迟单元；第六步，判断延迟部件的最大延迟时间是否达到一个时钟周期，若达到说明延迟锁相环***完成锁定，则进入第七步输出N相位时钟，若未达到则重复执行第二到第六步。

进一步地，本发明实施例所提供的多相位延迟锁相环中，延迟部件中的每个延迟单元均具有模式选择器，控制部件通过输出模式控制信号至该模式选择器，来控制延迟部件的工作模式，即控制多相位延迟锁相环的工作模式，当模式选择器接收到模式控制信号MODE=1时，多个延迟单元的时钟信号均来自多相位延迟锁相环的***时钟信号，多相位延迟锁相环处于校准工作模式；当模式选择器接收到模式控制信号MODE=0时，所有延迟单元选择对前一级延迟单元的输出时钟进行延迟，也就是所有延迟单元级联在一起使用，多相位延迟锁相环处于正常工作模式。图8中示出了一种主要由2:1双路选择器和数控延迟链构成的延迟单元，如图8所示，仍然以延迟单元的个数为N具体说明：

编号为C₁至C_N的N个双路选择器，分别对应设置在N个延迟单元中，N个双路选择器的控制端均用于接收模式控制信号，N个双路选择器的第一输入端口和双路选择器C₁的第二输入端口均用于接收***时钟信号，2:1双路选择器根据MODE信号选择第一输入端口或者第二输入端口的输入信号作为输出信号。编号为D₁至D_N的N个数控延迟链，分别对应设置在N个延迟单元中，数控延迟链D_i的输入端与双路选择器C_i的输出端相连接，数控延迟链D_i的输出端与双路选择器C_i+1的第二输入端口相连接，数控延迟链D_N的输入端与双路选择器C_N的输出端相连接，i=1至N-1。

图9给出本发明实施例中2:1双路选择器的一种实施方案，主要使用三个与非门和一个反相器构成，其中，反相器91的输入端用于接收模式控制信号，与非门92的一个输入端作为双路选择器的一个输入端口，与非门92的另一输入端连接反相器91的输出端，与非门93的一个输入端作为双路选择器的另一个输入端口，与非门93的另一输入端用于接收模式控制信号，与非门94的一个输入端与与非门92的输出端相连接，与非门94的另一个输入端与与非门93的输出端相连接，与非门94的输出端作为双路选择器的输出端。当MODE=0时，2:1双路选择器选通端口0信号输入到数控延迟链中，因为端口0连接前一级延迟单元的输出时钟，所以延迟部件进入正常工作模式；当MODE=1时，2:1双路选择器选通端口1信号输入到数控延迟链中，因为端口1接收的是***时钟信号，所以延迟部件进入校准工作模式。

通过上述描述可以看出，对于主要由N级延迟单元构成的延迟部件而言，其中，每个延迟单元的延迟时间t_delay可以用以下公式计算：

t_delay=t_o+t_step*CODE

其中，t_o表示延迟单元的固有延迟时间，t_step表示延迟单元的延迟时间精度，CODE是延迟单元的延迟时间控制码。当CODE增加1时，延迟时间也相应增加一个t_step；反之，延迟时间相应减少一个t_step。当延迟锁相环锁定后，可以得到延迟部件的总延迟时间为t_delay[1]+t_delay[2]+L+t_delay[N]=T（T表示一个时钟周期），所以，延迟单元的延迟时间可以通过改变延迟时间控制码CODE进行调节，该延迟时间控制码CODE用于对延迟单元中数控延迟链所具有的最小延迟部件的使用个数进行控制，本发明实施例提供了一种如图10所示的数控延迟链，该数控延迟链由若干并联可开关电容和两级反向器组成，每一级反相器均连接若干并联的可开关电容，在增加延迟单元的延迟时间时，通过增大延迟时间控制码CODE来增加闭合的电容的个数，实现增加延迟单元的延迟时间，反之，则减小延迟时间控制码CODE来减少闭合的电容的个数，实现减小延时单元的延迟时间，即，通过改变CODE改变反向器负载电容个数达到改变延迟时间的效果。

本发明实施例中查找部件的一种实施方式在图11中示出，如图11所示：

查找部件主要由两个N：1多路选择器、相位比较器和时钟选择器构成，第一N:1多路选择器的N个输入端分别对应连接N个延迟单元，以选择输出某个延迟单元的输出时钟，第二N:1多路选择器的N个输入端同样分别对应连接N个延迟单元，以选择输出另一个延迟单元的输出时钟，其中，N:1多路选择器可由N-1个2:1双路选择器搭建构成。

相位比较器的输入端与第一N路选择器的输出端和第二N路选择器的输出端均相连接，用于根据第一输出时钟CK[m]和第二输出时钟CK[n]，比较第一延迟单元和第二延迟单元的延迟时间，其中，第一输出时钟CK[m]为第一N路选择器选通的输入端所接收到的输出时钟，第一延迟单元为产生第一输出时钟的延迟单元，第二输出时钟CK[n]为第二N路选择器选通的输入端所接收到的输出时钟，第二延迟单元为产生第二输出时钟的延迟单元，即，从延迟部件的N个输出时钟中选择出两个输出时钟CK[m]和CK[n]作为相位比较器的输入（m，n是小于等于N的整数）。相位比较器的一种具体实施方式在图12a中示出，如图12a所示，相位比较器使用一个触发器实现，触发器的数据输入端与第一N路选择器的输出端相连接，用于接收第一输出时钟，触发器的时钟输入端与第二N路选择器的输出端相连接，用于接收第二输出时钟，触发器的采样输出端与时钟选择器相连接，用于在第二输出时钟的触发下对第一输出时钟进行采样，并输出采样信号0或1，其中，若在第二输出时钟的上升沿对第一输出时钟进行采样，则接收到采样信号1（即，高电平“1”）时，说明第一输出时钟相位领先于第二输出时钟相位，如图12b所示，此种情况确定第一延迟单元的延迟时间小于第二延迟单元的延迟时间，接收到采样信号0（即，低电平“0”）时，说明第二输出时钟相位领先于第一输出时钟相位，如图12c所示，此种情况确定第一延迟单元的延迟时间大于第二延迟单元的延迟时间。相应地，若在第二输出时钟的下降沿对第一输出时钟进行采样，则接收到采样信号1时，确定第一延迟单元的延迟时间大于第二延迟单元的延迟时间，在接收到采样信号0时，确定第一延迟单元的延迟时间小于第二延迟单元的延迟时间。

时钟选择器，输入端与相位比较器的输出端相连接，输出端与第一N路选择器的控制端和第二N路选择器的控制端均相连接，在本发明实施例中，时钟选择器的工作原理包括但不限于以下两种方式：

原理一：时钟选择器在第一延迟单元的延迟时间小于第二延迟单元的延迟时间的情况下，更改第二N路选择器选通的输入端，即，更改n的具体取值，直至确定出目标延迟单元，或在第一延迟单元的延迟时间大于第二延迟单元的延迟时间的情况下，更改第一N路选择器选通的输入端，即，更改m的具体取值，直至确定出目标延迟单元。

原理二：时钟选择器在第一延迟单元的延迟时间小于第二延迟单元的延迟时间的情况下，更改第二N路选择器选通的输入端，即，更改n的具体取值，直至确定出目标延迟单元，或在第一延迟单元的延迟时间大于第二延迟单元的延迟时间的情况下，更改第一N路选择器选通的输入端为第二N路选择器当前选通的输入端，然后更改第二N路选择器选通的输入端，即，将原来的m值更改为原来的n值，然后再更改n的取值。

对于在第二输出时钟的上升沿对第一输出时钟进行采样的情况，图13中示出了时钟选择器按照原理二的一种具体工作步骤，如图13所示，时钟选择器从编码最小的延迟单元开始比较，默认m的初始值为1，n的初始值为2，根据每次相位比较结果选择下次需要相位比较的时钟，情况1#：若CK[m]相位领先CK[n]，则说明延迟单元[m]比延迟单元[n]的延迟时间小，下一步CK[m]保持不变，CK[n]变为后续待比较的延迟单元时钟CK[n+1]。情况2#：若CK[m]相位落后CK[n]，则说明延迟单元[n]比延迟单元[m]的延迟时间小，下一步将CK[m]变为CK[n]，CK[n]变为后续待比较的延迟单元时钟CK[n+1]。无论是情况1#还是2#，CK[m]时钟始终保持为延迟时间更小的延迟单元输出时钟，所以所有相位比较完成后CK[m]就是延迟时间最小的延迟单元输出时钟，第m个延迟单元就是查找到的目标延迟单元。

本发明实施例还提供了多相位延迟锁相环的控制方法，该控制方法主要用于控制本发明实施例上述内容所提供的多相位延迟锁相环，即，该控制方法应用于具有延迟部件的多相位延迟锁相环，其中，延迟部件包括多个延迟时间可控的延迟单元，并具有第一模式和第二模式，其中，在第一模式下多个延迟单元的时钟信号均来自多相位延迟锁相环的***时钟信号，在第二模式下多个延迟单元级联。以下对本发明实施例所提供的多相位延迟锁相环进行具体介绍：

图14是根据本发明实施例的多相位延迟锁相环的控制方法的流程图，如图14所示，本发明实施例的多相位延迟锁相环的控制方法包括如下步骤S141至步骤S144：

S141：在延迟部件处于第一模式下时，从多个延迟单元中查找到目标延迟单元，目标延迟单元为多个延迟单元中延迟时间最小的延迟单元。

具体地，以延迟单元的个数为N（N为2以上的自然数），多相位延迟锁相环包括第一N路选择器和第二N路选择器，第一N路选择器的N个输入端分别对应连接N个延迟单元，第二N路选择器的N个输入端分别对应连接N个延迟单元为例，具体说明步骤S141所述的查找目标延迟单元的方式，其中，查找方法主要通过对多个延迟单元进行俩俩比较来确定目标延迟单元，可以通过但不限于以下两种方式实现：

方式一：

获取第一输出时钟和第二输出时钟，其中，第一输出时钟为第一N路选择器选通的输入端所接收到的输出时钟，第二输出时钟为第二N路选择器选通的输入端所接收到的输出时钟。

根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间，其中，第一延迟单元为产生第一输出时钟的延迟单元，第二延迟单元为产生第二输出时钟的延迟单元。

在比较出第一延迟单元的延迟时间小于第二延迟单元的延迟时间的情况下，更改第二N路选择器选通的输入端，重新获取第二输出时钟，直至比较完所有延迟单元，确定出目标延迟单元；以及

在比较出第一延迟单元的延迟时间大于第二延迟单元的延迟时间的情况下，更改第一N路选择器选通的输入端，重新获取第一输出时钟，直至比较完所有延迟单元，确定出目标延迟单元。

方式二：

在比较出第一延迟单元的延迟时间大于第二延迟单元的延迟时间的情况下，更改第一N路选择器选通的输入端为第二N路选择器当前选通的输入端，然后更改第二N路选择器选通的输入端，重新获取第一输出时钟和第二输出时钟，直至比较完所有延迟单元，确定出目标延迟单元。

对于上述方式一和方式二，本发明实施例还具体提供了以下两种根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间的方法：

方式一：在第二输出时钟的上升沿对第一输出时钟进行采样，若采样得到采样信号0，则确定第一延迟单元的延迟时间大于第二延迟单元的延迟时间，若采样得到采样信号1，则确定第一延迟单元的延迟时间小于第二延迟单元的延迟时间。

方式二：在第二输出时钟的下降沿对第一输出时钟进行采样，若采样得到采样信号1，则确定第一延迟单元的延迟时间大于第二延迟单元的延迟时间，若采样得到采样信号0，则确定第一延迟单元的延迟时间小于第二延迟单元的延迟时间。

S142：增大目标延迟单元的延迟时间并控制延迟部件工作在第二模式下，具体地，在本发明实施例中，对目标延迟单元的延迟时间的增大，主要是通过增加目标延迟单元的延迟时间控制码来实现。

S143：获取延迟部件在第二模式下，延迟部件的最大延迟时间，即，获取延迟部件在第二模式下，最后一级延迟单元的延迟时间。

S144：若最大延迟时间未达到***时钟信号的时钟周期，控制延迟部件工作在第一模式下否则控制延迟部件输出多相位时钟。

本发明实施例的多相位延迟锁相环的控制方法，通过增大目标延迟单元延迟时间的方式对延迟部件中各个延迟单元的延迟时间进行调控，以最大程度的保证各个延迟单元的延迟时间相等，使输出的多相位时钟具有等间隔相位关系，解决了现有技术中多相位延迟锁相环输出时钟相位精度低的问题，进而达到了提高多相位输出时钟相位精度的效果。

图15是根据本发明优选实施例的多相位延迟锁相环的控制方法的流程图，如图15所示，该优选实施例的控制方法与图14中所示出的控制方法相比，还包括如下步骤：

在控制延迟部件工作在第一模式，查找多个延迟单元中延迟时间最小的延迟单元之前，该优选实施例的多相位延迟锁相环的控制方法还包括：初始化延时部件，具体地，可以控制多个延迟单元的延迟时间控制码均置零。具体说明该优选实施例的多相位延迟锁相环的控制方法如下：

S151：***初始化；

主要是将延迟部件初始化，具体可以通过将所有延迟时间控制码CODE清零，即，将N个延迟单元的延迟时间控制码均置零。

S152：设置延迟部件进入第一模式；

即，输出模式控制信号MODE=1至各个延迟单元。

S153：查找目标延迟单元；

具体查找方法与上述实施例的查找方法相同，此处不再赘述。

S154：将目标延迟单元的延迟时间控制码CODE增加一；

即，增大目标延迟单元的延迟时间。

S155：设置延迟部件进入第二模式；

即，输出模式控制信号MODE=0至各个延迟单元。

S156：判断延迟部件的最大延迟时间是否达到一个时钟周期；

若达到说明延迟锁相环***完成锁定，则进入步骤S157，若未达到则重复执行步骤S152至步骤S156。

S157：输出N相位时钟。

在本发明优选实施例中，通过将多个延迟单元进行初始化，以保证后续能够准确地查找出延迟时间最小的延迟单元，进而保证了进行延迟时间调节时，是对准确确定出的延迟延迟单元进行的调节，达到了进一步提高多相位输出时钟相位精度的效果。

从以上的描述中，可以看出，本发明通过可校准的电路结构和带校准功能的锁定算法，消除了生产工艺偏差的影响，避免了生产工艺偏差会带来数字多相位延迟锁相环的输出时钟相位不精确问题，达到了提高多相位输出时钟的相位精度的效果。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机***中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种多相位延迟锁相环，其特征在于，包括：

延迟部件，具有多个延迟时间可控的延迟单元，并具有第一模式和第二模式，其中，在所述第一模式下多个所述延迟单元的时钟信号均来自所述多相位延迟锁相环的***时钟信号，在所述第二模式下多个所述延迟单元级联，所述延迟部件用于在所述第二模式下输出多相位时钟；

查找部件，与多个所述延迟单元均相连接，在所述延迟部件处于第一模式下时，用于从多个所述延迟单元中查找到目标延迟单元，所述目标延迟单元为多个所述延迟单元中延迟时间最小的延迟单元；以及

控制部件，与所述查找部件以及所述延迟部件的多个延迟单元均相连接，

在所述延迟部件处于第一模式下时，所述控制部件用于接收所述查找部件发送的目标延迟单元，增大所述目标延迟单元的延迟时间并控制所述延迟部件工作在第二模式下；

在所述延迟部件处于第二模式下时，所述控制部件还用于获取所述延迟部件的最大延迟时间，若所述最大延迟时间未达到所述***时钟信号的时钟周期，控制所述延迟部件工作在第一模式下否则控制所述延迟部件输出多相位时钟。

2.根据权利要求1所述的多相位延迟锁相环，其特征在于，所述延迟部件还具有模式选择器，用于接收模式控制信号，以使所述延迟部件处于所述第一模式或所述第二模式。

3.根据权利要求2所述的多相位延迟锁相环，其特征在于，所述延迟单元的个数为N，

所述模式选择器包括编号为C₁至C_N的N个双路选择器，分别对应设置在N个所述延迟单元中，N个所述双路选择器的控制端均用于接收所述模式控制信号，N个所述双路选择器的第一输入端口和双路选择器C₁的第二输入端口均用于接收所述***时钟信号；

所述延迟部件还具有编号为D₁至D_N的N个数控延迟链，分别对应设置在N个所述延迟单元中，数控延迟链D_i的输入端与双路选择器C_i的输出端相连接，数控延迟链D_i的输出端与双路选择器C_i+1的第二输入端口相连接，数控延迟链D_N的输入端与双路选择器C_N的输出端相连接，i=1至N-1，N为2以上的自然数。

4.根据权利要求1所述的多相位延迟锁相环，其特征在于，所述延迟单元的个数为N，N为2以上的自然数，所述查找部件包括：

第一N路选择器，所述第一N路选择器的N个输入端分别对应连接N个所述延迟单元；

第二N路选择器，所述第二N路选择器的N个输入端分别对应连接N个所述延迟单元；

相位比较器，输入端与所述第一N路选择器的输出端和所述第二N路选择器的输出端均相连接，用于根据第一输出时钟和第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间，其中，所述第一输出时钟为所述第一N路选择器选通的输入端所接收到的输出时钟，所述第一延迟单元为产生所述第一输出时钟的延迟单元，所述第二输出时钟为所述第二N路选择器选通的输入端所接收到的输出时钟，所述第二延迟单元为产生所述第二输出时钟的延迟单元；以及

时钟选择器，输入端与所述相位比较器的输出端相连接，输出端与所述第一N路选择器的控制端和所述第二N路选择器的控制端均相连接，用于在所述第一延迟单元的延迟时间小于所述第二延迟单元的延迟时间的情况下，更改所述第二N路选择器选通的输入端，直至确定出所述目标延迟单元，或在所述第一延迟单元的延迟时间大于所述第二延迟单元的延迟时间的情况下，更改所述第一N路选择器选通的输入端，直至确定出所述目标延迟单元。

5.根据权利要求1所述的多相位延迟锁相环，其特征在于，所述延迟单元的个数为N，N为2以上的自然数，所述查找部件包括：

时钟选择器，输入端与所述相位比较器的输出端相连接，输出端与所述第一N路选择器的控制端和所述第二N路选择器的控制端均相连接，用于在所述第一延迟单元的延迟时间小于所述第二延迟单元的延迟时间的情况下，更改所述第二N路选择器选通的输入端，直至确定出所述目标延迟单元，或在所述第一延迟单元的延迟时间大于所述第二延迟单元的延迟时间的情况下，更改所述第一N路选择器选通的输入端为所述第二N路选择器当前选通的输入端，然后更改所述第二N路选择器选通的输入端，直至确定出所述目标延迟单元。

6.根据权利要求4或5所述的多相位延迟锁相环，其特征在于，所述相位比较器包括：

数据输入端，与所述第一N路选择器的输出端相连接，用于接收所述第一输出时钟；

时钟输入端，与所述第二N路选择器的输出端相连接，用于接收所述第二输出时钟；以及

采样输出端，与所述时钟选择器相连接，用于在所述第二输出时钟的触发下对所述第一输出时钟进行采样，并输出采样信号0或1，

其中，若所述采样输出端在所述第二输出时钟的上升沿对所述第一输出时钟进行采样，则所述时钟选择器在接收到所述采样信号0时，确定所述第一延迟单元的延迟时间大于所述第二延迟单元的延迟时间，在接收到所述采样信号1时，确定所述第一延迟单元的延迟时间小于所述第二延迟单元的延迟时间，

若所述采样输出端在所述第二输出时钟的下降沿对所述第一输出时钟进行采样，则所述时钟选择器在接收到所述采样信号1时，确定所述第一延迟单元的延迟时间大于所述第二延迟单元的延迟时间，在接收到所述采样信号0时，确定所述第一延迟单元的延迟时间小于所述第二延迟单元的延迟时间。

7.一种多相位延迟锁相环的控制方法，其特征在于，应用于具有延迟部件的多相位延迟锁相环，其中，所述延迟部件包括多个延迟时间可控的延迟单元，并具有第一模式和第二模式，其中，在所述第一模式下多个所述延迟单元的时钟信号均来自所述多相位延迟锁相环的***时钟信号，在所述第二模式下多个所述延迟单元级联，所述控制方法包括：

在所述延迟部件处于第一模式下时，从多个所述延迟单元中查找到目标延迟单元，所述目标延迟单元为多个所述延迟单元中延迟时间最小的延迟单元；

增大所述目标延迟单元的延迟时间并控制所述延迟部件工作在第二模式下；

获取所述延迟部件在第二模式下，所述延迟部件的最大延迟时间；

若所述最大延迟时间未达到所述***时钟信号的时钟周期，控制所述延迟部件工作在第一模式下否则控制所述延迟部件输出多相位时钟。

8.根据权利要求7所述的控制方法，其特征在于，还包括：

在初始化所述延迟部件后，控制所述延迟部件工作在所述第一模式。

9.根据权利要求8所述的控制方法，其特征在于，所述初始化所述延迟部件包括：控制多个所述延迟单元的延迟时间控制码均置零。

10.根据权利要求9所述的控制方法，其特征在于，所述增大所述目标延迟单元的延迟时间包括：

对所述目标延迟单元的延迟时间控制码加一。

11.根据权利要求7所述的控制方法，其特征在于，所述延迟单元的个数为N，N为2以上的自然数，所述多相位延迟锁相环还包括第一N路选择器和第二N路选择器，所述第一N路选择器的N个输入端分别对应连接N个所述延迟单元，所述第二N路选择器的N个输入端分别对应连接N个所述延迟单元，查找多个所述延迟单元中延迟时间最小的延迟单元包括：

获取第一输出时钟和第二输出时钟，其中，所述第一输出时钟为所述第一N路选择器选通的输入端所接收到的输出时钟，所述第二输出时钟为所述第二N路选择器选通的输入端所接收到的输出时钟；

根据所述第一输出时钟和所述第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间，其中，所述第一延迟单元为产生所述第一输出时钟的延迟单元，所述第二延迟单元为产生所述第二输出时钟的延迟单元；

在比较出所述第一延迟单元的延迟时间小于所述第二延迟单元的延迟时间的情况下，更改所述第二N路选择器选通的输入端，重新获取所述第二输出时钟，直至确定出所述目标延迟单元；以及

在比较出所述第一延迟单元的延迟时间大于所述第二延迟单元的延迟时间的情况下，更改所述第一N路选择器选通的输入端，重新获取所述第一输出时钟，直至确定出所述目标延迟单元。

12.根据权利要求7所述的控制方法，其特征在于，所述延迟单元的个数为N，N为2以上的自然数，所述多相位延迟锁相环还包括第一N路选择器和第二N路选择器，所述第一N路选择器的N个输入端分别对应连接N个所述延迟单元，所述第二N路选择器的N个输入端分别对应连接N个所述延迟单元，查找多个所述延迟单元中延迟时间最小的延迟单元包括：

在比较出所述第一延迟单元的延迟时间大于所述第二延迟单元的延迟时间的情况下，更改所述第一N路选择器选通的输入端为所述第二N路选择器当前选通的输入端，然后更改所述第二N路选择器选通的输入端，重新获取所述第一输出时钟和所述第二输出时钟，直至确定出所述目标延迟单元。

13.根据权利要求11或12所述的控制方法，其特征在于，根据所述第一输出时钟和所述第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间包括：

在所述第二输出时钟的上升沿对所述第一输出时钟进行采样；

若采样得到采样信号0，则确定所述第一延迟单元的延迟时间大于所述第二延迟单元的延迟时间；以及

若采样得到采样信号1，则确定所述第一延迟单元的延迟时间小于所述第二延迟单元的延迟时间。

14.根据权利要求11或12所述的控制方法，其特征在于，根据所述第一输出时钟和所述第二输出时钟，比较第一延迟单元和第二延迟单元的延迟时间包括：

在所述第二输出时钟的下降沿对所述第一输出时钟进行采样；

若采样得到采样信号1，则确定所述第一延迟单元的延迟时间大于所述第二延迟单元的延迟时间；以及

若采样得到采样信号0，则确定所述第一延迟单元的延迟时间小于所述第二延迟单元的延迟时间。