CN103426847A - 具有通孔焊盘嵌件的硅通孔(tsv )半导体器件 - Google Patents

具有通孔焊盘嵌件的硅通孔(tsv )半导体器件 Download PDF

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朴炳律
郑显秀
千镇豪
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Abstract

一种半导体器件，包括在衬底的表面上的绝缘层、垂直通过衬底和绝缘层且暴露于绝缘层上的通孔结构、以及在暴露的通孔结构的表面上的通孔焊盘。通孔焊盘包括通孔焊盘本体、在通孔焊盘本体下面且突出到绝缘层中并围绕通孔结构的通孔焊盘嵌件。通孔焊盘本体和通孔焊盘嵌件包括直接在绝缘层上的通孔焊盘阻挡层和在通孔焊盘阻挡层上的通孔焊盘金属层。

Description

具有通孔焊盘嵌件的硅通孔(TSV )半导体器件
技术领域
本发明构思的实施例涉及具有通孔焊盘(via pad)的半导体器件。 
背景技术
硅通孔(TSV，Through-Silicon Via)是通过硅晶片或者管芯的垂直电连接(VIA，通孔)。术语“TSV”还通常用于通过不是由硅制成的、但是代替地可以由诸如碳化硅之类的另一种半导体或者诸如玻璃的绝缘体构成的衬底(晶片或者管芯)的垂直电连接。TSV技术可以用于建立三维封装和三维集成电路，这可以提高微电子器件的集成密度和/或性能。 
发明内容
本发明构思的实施例可以提供具有通孔结构(through-via structure)和通孔焊盘的半导体器件及其制造方法。 
本发明构思的其他实施例可以提供具有通孔焊盘和重新分布结构的半导体器件及其制造方法。 
本发明构思的另外的其他实施例可以提供具有嵌件(inlay)的通孔焊盘、具有该通孔焊盘的半导体器件及其制造方法。 
本发明构思的另外的其他实施例可以提供具有嵌件的重新分布结构(redistribution structure)、具有重新分布结构的半导体器件及其制造方法。 
本发明构思的另外的其他实施例可以提供具有嵌件的重新分布焊盘、具有该重新分布焊盘的半导体器件及其制造方法。 
本发明构思的另外的其他实施例可以提供与通孔结构重叠且具有嵌件的通孔焊盘、具有带嵌件的该通孔焊盘的半导体器件及其制造方法。 
本发明构思的另外其他实施例可以提供一体形成的通孔焊盘、重新分布结构和/或重新分布焊盘、具有一体形成的通孔焊盘、重新分布结构和/或重新分布焊盘的半导体器件及其制造方法。 
本发明构思的另外其他实施例可以提供存储器模块、半导体模块、电子***和包括解决各种问题的部件和半导体器件中的至少一个的移动设备。 
本发明构思的技术目的不局限于上述公开内容；本领域技术人员基于以下描述可以明白其他目的。 
根据本发明构思的方面，一种半导体器件包括：衬底；垂直通过衬底的通孔结构，该通孔结构的端面暴露于衬底的表面上；以及在通孔结构的表面上的通孔焊盘。该通孔焊盘包括通孔焊盘本体和在通孔焊盘本体下面且位于通孔结构的横向侧面处的通孔焊盘嵌件。 
根据本发明构思的其他方面，一种半导体器件包括：衬底；在衬底的表面上的绝缘层；垂直通过衬底和绝缘层的通孔结构，该通孔结构的表面暴露于绝缘层上；以及在暴露的通孔结构的表面上的通孔焊盘。该通孔焊盘包括通孔焊盘本体和在通孔焊盘本体下面且突出到绝缘层中以包围通孔结构的通孔焊盘嵌件。通孔焊盘本体和通孔焊盘嵌件包括直接在绝缘层上的通孔焊盘阻挡层以及在通孔焊盘阻挡层上的通孔焊盘金属层。 
根据本发明构思的另外其他方面，一种半导体器件包括：衬底，该衬底具有相反的第一衬底面和第二衬底面；以及通孔结构，该通孔结构从第一衬底面到第二衬底面延伸通过衬底，并包括通孔结构侧壁。通孔焊盘设置在衬底面上且电连接到通孔结构。通孔焊盘包括邻接第一衬底面的第一通孔焊盘面、远离第一衬底面的第二通孔焊盘面以及在第一通孔焊盘面和第二通孔焊盘面之间的通孔焊盘侧壁。第一通孔焊盘面在通孔焊盘侧壁和通孔侧壁之间是非平面的。在一些实施例中，第一通孔焊盘面包括在通孔焊盘侧壁和通孔结构侧壁之间的至少一个通孔焊盘嵌件。另外，所述至少一个通孔焊盘嵌件的侧壁可以直接接触通孔结构侧壁。非平面的阻挡层还可以设置在非平面的第一通孔焊盘面和第一衬底面之间。最后，第二通孔焊盘面在所述侧壁和所述通孔侧壁之间可以是平面的。 
附图说明
根据本发明构思的如在附图中图示的实施例的更具体的描述，本发明构思的前述和其它特征和优点将是明显的，在附图中相同的参考标记在不同视图中始终表示相同的部件。附图不一定成比例，而是强调重点在于图示本发明构思的原理。在附图中： 
图1A和1B是示意性地图示根据本发明构思的各个实施例的半导体器件的通孔结构、通孔焊盘、重新分布结构和重新分布焊盘的表面布局视图； 
图2A是示意性地图示根据本发明构思的实施例的半导体器件的通孔结构和通孔焊盘的顶视图或者布局视图； 
图2B至2E是示意性地图示根据本发明构思的各个实施例的半导体器件的通孔结构和通孔焊盘的横截面图； 
图3A至3C是示意性地图示根据本发明构思的各个实施例的通孔焊盘的顶视图或者布局视图； 
图4A和4B是示意性地图示根据本发明构思的各个实施例的通孔焊盘的横截面图； 
图5A和5B是示意性地图示根据本发明构思的各个实施例的重新分布结构的顶视图和横截面图； 
图6A是示意性地图示根据本发明构思的各个实施例的半导体器件的平面图，图6B显示沿图6A中的线I-I′、II-II′以及III-III′获得的横截面图，和图6C是沿图6A中的线IV-IV′获得的横截面图； 
图7A是示意性地图示根据本发明构思的各个实施例的半导体器件的平面图，图7B显示沿图7A中的线V-V′、VI-VI′和VII-VII′获得的横截面图，和图7C是沿图7A中的线VIII-VIII′获得的横截面图； 
图8A是示意性地图示根据本发明构思的各个实施例的半导体器件的平面图，图8B显示沿图8A中的线IX-IX′、X-X′和XI-XI′获得的横截面图，和图8C是沿图8A中的线XII-XII′获得的横截面图； 
图9A至9D是描述根据本发明构思的各个实施例的半导体器件的制造方法的流程图； 
图10A至10N是示意性地描述根据本发明构思的各个实施例的半导体器件的制造方法的横截面图； 
图11A至11F是示意性地描述根据本发明构思的各个实施例的半导体器件的制造方法的横截面图； 
图12A和12B至图17A和17B是示意性地描述根据本发明构思的各个实施例的半导体器件的制造方法的横截面图； 
图18是图示包括根据本发明构思的各个实施例的半导体器件中的至少一个的存储器模块的示意性视图； 
图19是图示包括根据本发明构思的各个实施例的半导体器件中的至少一个的半导体模块的示意性视图； 
图20和21是示意性地图示包括根据本发明构思的各个实施例的半导体器件中的至少一个的电子***的方框图；和 
图22是示意性地图示包括根据本发明构思的各个实施例的半导体器件中的至少一个的移动设备的示意性视图。 
具体实施方式
现在，将参考其中显示了一些实施例的附图更全面地描述各个实施例。然而，可以以不同的形式实施这些发明构思，且不应该将这些发明构思解释成为局限于在本文中所阐述的实施例。相反地，提供这些实施例，使得本公开内容是全面的且完整的，并将本发明构思充分地传达给本领域技术人员。在附图中，为清楚起见，多个层和区域的尺寸和相对尺寸可以被放大。 
将理解的是，当元件或者层被称为“在另一元件或者层上”、“连接到”或者“联结到”另一元件或者层时，它可以直接地在另一元件或层上、连接到或联结到另一元件或者层，或者可以存在夹在中间的元件或者层。相比，当元件被称为“直接在另一元件或者层上”、“直接连接到”或“直接联结到”另一元件或者层时，不存在夹在中间的元件或者层。相同的附图标记在全文中表示相同的元件。如在此处使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任何和所有组合。 
将理解的是，虽然术语第一、第二、第三等可以在此处用于描述各个元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层、和/或部分不应该受这些术语的限制。这些术语仅用于将一个元件、部 件、区域、层或者部分与另一区域、层或者部分区分开。因此，在不背离本发明构思的教导的情况下，下文讨论的第一元件、部件、区域、层、或者部分可以用术语第二元件、部件、区域、层或者部分表示。 
为便于描述，空间上的相对术语，诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等在本文中可以用来描述如在附图中所示的一个元件或者特征与另一个或多个元件或者特征的关系。将被理解的是，空间上的相对术语除了包括在附图中示出的方向之外，还意图包含所述器件在使用中或操作中的不同方向。例如，如果附图中的所述器件被翻转，则被描述为在其他元件或者特征“下方”或者“之下”的元件将定向在其它元件或者特征的“上方”。因此术语“在……下方”可以包含“在……上方”或“在……之下”两个方向。所述器件可以以其他方式定向(旋转90度或者处于其他方向)，且此处使用的空间上的相对描述符将被相应地解释。 
在此处使用的术语仅是为了描述具体的实施例，且不是意图限制本发明构思。如在此处使用的，单数形式“一”、“一个”以及“所述”意图是也包括复数形式，除非在上下文中以其他方式明确说明。进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时，明确说明设置了所宣称的特征、整数、步骤、操作、元件和/或部件，但是不排除设置或添加一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组合。 
在此处参考是理想实施例(和中间结构)的示意图的横截面视图描述多个实施例。因此，例如由于制造技术和/或公差造成的所图示的形状的变化将被预期。因此，实施例不应该被解释为局限于在此处所示的区域的具体的形状，而是包括例如由制造导致的形状上的偏离。例如，所示为矩形的注入区域将典型地具有圆形的或者弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区域至未注入区域的二元变化。同样地，由注入形成的埋入区域可以导致在埋入区域和通过其进行所述注入的表面之间的区域中的一些注入。因此，在附图中所示的区域本质上是示意性的，它们的形状不是意图用于说明器件的区域的实际形状，且不是意图限制本发明构思的范围。 
除非另外限定，在此处使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的相同的含义。将进一步理解，诸如在通常使用的词典中所定义的术语应该解释为具有与它们在相关技术的上下文中的含义一致的含义，且将不会以理想化的或者过度形式的意义解释，除非在此处这样地清楚地定义了。 
图1A和1B是示意性地图示根据本发明构思的各个实施例的半导体器件1A和1B的通孔结构40、通孔焊盘50、重新分布结构80和重新分布焊盘90的表面布局视图。 
参照图1A和1B，根据本发明构思各个实施例的半导体器件1A和1B可以包括暴露于衬底10的表面上的通孔结构40、通孔焊盘50、重新分布结构80、和重新分布焊盘90。 
衬底10的该表面可以包括诸如硅或者碳化硅之类的单元素和/或化合物半导体材料、和诸如氮化硅、二氧化硅、聚酰亚胺、光敏聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)或者其他有机或者无机聚合物之类的一层或多层。还可以使用包括玻璃或者金属的非半导体衬底。 
通孔结构40可以部分地或完全地穿过衬底10。通孔结构40的一端可以暴露于衬底10的该表面上。 
通孔焊盘50可以以各种方式布置在衬底10的该表面上，以与通孔结构40交叠或重叠。通孔焊盘50可以电连接至通孔结构40。 
重新分布结构80可以电连接到和/或物理连接到通孔焊盘50。重新分布结构80可以将通孔焊盘50电连接到和/或物理地连接到重新分布焊盘90。重新分布焊盘90可以电连接到和/或物理连接到重新分布结构80。重新分布焊盘90可以是重新分布结构80的一部分。 
再次参照图1A，通孔结构40可以沿着通过衬底10的中心的虚直线布置成行或成列。虽然图1A中的通孔结构40被显示为布置成一行，但是通孔结构40可以布置成多行或列。重新分布焊盘90可以布置在衬底10的多个位置上，例如在衬底10的外部区域上。 
再次参照图1B，通孔结构40可以在衬底10的外部区域中布置成一行。重新分布焊盘90可以布置在衬底10的不同位置上。根据本发明构思的各个实施例的半导体器件1A和1B可以利用通孔焊盘50和重新分 布结构80分配电源电压、参考电压、接地电压和/或通过通孔结构40所接收到的其他各种信号至布置在多个位置上的重新分布焊盘90。另外，半导体器件1A和1B可以利用重新分布结构80分配电源电压、参考电压、接地电压、以及通过重新分布焊盘90所接收到的其他各种信号至布置在多个位置上的通孔焊盘50和/或通孔结构40。 
图2A是示意性地图示根据本发明构思的实施例的半导体器件11A至11E的通孔结构40和通孔焊盘50的顶视图或者布局视图，图2B至2E是示意性地图示根据本发明构思的各个实施例的半导体器件11A至11E的通孔结构40和通孔焊盘50的横截面图。 
参照图2A和2B，根据本发明构思的各个实施例的半导体器件11A和11B可以包括通过衬底10和表面绝缘层15的通孔结构40，和形成在通孔结构40上的通孔焊盘50。 
衬底10可以包括体硅或者绝缘体上硅(SOI)和/或上面描述的其它材料中的任一种。 
所述表面绝缘层15可以形成在所述衬底10上。例如，所述表面绝缘层15可以包括氮化硅、二氧化硅、或者聚酰亚胺。所述衬底包括相反的第一衬底面和第二衬底面。 
通孔结构40可以从第一衬底面至第二衬底面垂直地通过衬底10和表面绝缘层15。通孔结构40的顶表面可以暴露于表面绝缘层15上。通孔结构40的该表面可以与表面绝缘层15的表面相同。 
通孔结构40可以包括保形地形成在通孔41的内壁上的通孔衬里43、保形地形成在通孔衬里43的内壁上的通孔阻挡层45、以及形成在通孔阻挡层中用于填充通孔41的内部的通孔塞49。通孔41可以通过衬底10的一部分或者全部以及整个表面绝缘层15。通孔衬里43可以包括诸如二氧化硅或者氮化硅之类的绝缘材料。通孔阻挡层45可以包括阻挡金属。例如，通孔阻挡层45可以由包括Ti、TiN、Ta、TaN、TiW、WN、其他难熔金属或者金属复合物的单层或者多层形成。所述通孔塞49可以包括Cu、W、A1或者其它金属。所述通孔结构包括通孔侧壁41a。 
通孔焊盘50可以大致形成为圆形台或者多边形台的形状。通孔焊盘50可以包括邻接第一衬底面10a的第一通孔焊盘面50a、远离第一衬底 面10a的第二通孔焊盘面50b、和在第一通孔焊盘面50a与第二通孔焊盘面50b之间的通孔焊盘侧壁50s。例如如图2B所示，第一通孔焊盘面50a在通孔焊盘侧壁50s和通孔侧壁41a之间是非平面的。通孔焊盘50可以包括通孔焊盘本体60，非平面的第一通孔焊盘面50a可以包括形成在通孔焊盘50下部处的通孔焊盘嵌件70。通孔焊盘嵌件70可以包括侧壁和底部。通孔焊盘本体60可以形成在表面绝缘层15的外侧或者上部上。通孔焊盘嵌件70可以位于通孔结构40的侧面。 
通孔焊盘嵌件70可以在水平方向上与通孔结构40间隔开。例如，通孔焊盘嵌件70可以与通孔结构40的侧壁41a间隔开。通孔焊盘嵌件70在顶视图中可以具有围绕通孔结构40的同心环或者多边形形状。通孔焊盘嵌件70的直径或横向宽度可以小于通孔焊盘本体60的直径或横向宽度。例如，通孔焊盘嵌件70在顶视图中可以被通孔焊盘本体60重叠和遮蔽。通孔焊盘嵌件70在侧视图中或者剖视图中可以向下突出。通孔焊盘嵌件70可以形成为在表面绝缘层15内部的嵌入形状。例如，表面绝缘层15的表面可以凹陷以形成通孔焊盘凹部Rv，通孔焊盘嵌件60可以具有向下突出形状以填充通孔焊盘凹部Rv。 
通孔焊盘嵌件70可以与通孔焊盘本体60一体地形成。例如，通孔焊盘本体60和通孔焊盘嵌件70可以包括相同的材料。通孔焊盘本体60和通孔焊盘嵌件70可以在材料上是彼此连续或一致的。 
通孔焊盘50可以包括通孔焊盘阻挡层55、通孔焊盘金属层59和通孔焊盘盖层65V。通孔焊盘阻挡层55可以被沿着表面绝缘层15的表面轮廓保形地形成。例如，通孔焊盘阻挡层55可以保形地形成在表面绝缘层15的表面上和通孔焊盘凹部Rv的表面上。通孔焊盘阻挡层55可以由包括Ti、TiN、Ta、TaN、TiW、WN、其它难熔金属和/或金属复合物的单层或者多层形成。 
通孔焊盘金属层59可以直接形成在通孔焊盘阻挡层55上。通孔焊盘金属层59可以包括Cu、W、Al、Ni、Sn、Ag、Au和/或其它金属。 
通孔焊盘盖层65V可以形成在通孔焊盘金属层59上以覆盖通孔焊盘金属层59的表面。通孔焊盘盖层65V可以由包括Ni、Ag和/或其复合物的单层或者多层形成。通孔焊盘阻挡层55可以在通孔焊盘本体60和 通孔焊盘嵌件70下面在材料上连续地延伸。 
通孔焊盘金属层59可以形成为通孔焊盘本体60和通孔焊盘嵌件70的主体。例如，通孔焊盘本体60和通孔焊盘嵌件70可以共有通孔焊盘阻挡层55和通孔焊盘金属层59。或者，取决于位置，通孔焊盘阻挡层55和通孔焊盘金属层可以作为部件被包含在通孔焊盘本体60和通孔焊盘嵌件70中。 
参照图2A和2C，根据本发明构思的实施例的半导体器件11C可以包括通过衬底10和表面绝缘层15的通孔结构40、和形成在通孔结构40上的通孔焊盘50，且还包括覆盖表面绝缘层15和通孔焊盘50的侧壁的钝化层69。钝化层69可以包括氮化硅、二氧化硅、聚酰亚胺、光敏聚酰亚胺、BCB、和/或其他有机或者无机聚合物。 
参照图2A和2D，根据本发明构思实施例的半导体器件11D可以包括通过衬底10和表面绝缘层15的通孔结构40、和形成在通孔结构40上的通孔焊盘50，且还包括在衬底10的表面和表面绝缘层15之间的缓冲绝缘层13。缓冲绝缘层13可以包括二氧化硅或者氮化硅。例如，缓冲绝缘层13可以包括二氧化硅，表面绝缘层15可以包括氮化硅。 
参照图2E，根据本发明构思实施例的半导体器件11E可以包括通过衬底10和表面绝缘层15的通孔结构40、和形成在通孔结构40上的通孔焊盘50，且还包括在衬底10的表面和表面绝缘层15之间的缓冲绝缘层13、和覆盖表面绝缘层15和通孔焊盘50的侧壁的钝化层69。 
根据本发明构思各个实施例的半导体器件11A-11E可以包括通过包括通孔焊盘嵌件70变得更长和更宽的通孔焊盘阻挡层55。例如，所述通孔焊盘阻挡层55从所述通孔结构40至所述通孔焊盘50的边缘的长度可以变为更长，与所述通孔焊盘嵌件70的侧壁的长度相对应。因此，在选择性地移除通孔焊盘阻挡层55的过程期间产生的对通孔焊盘阻挡层55的部分损坏可以减少，且可以忽略。即，即使在由于过多地移除通孔焊盘阻挡层55而出现底切(将在随后的图中进行说明)时，对通孔焊盘金属层59的损坏可以被阻止或者减轻。例如，在通孔焊盘阻挡层55被损坏时，在表面绝缘层15的表面与通孔焊盘金属层59之间产生间隔，例如底切口，然后通孔焊盘金属层59可能由于通孔焊盘金属层59不能被 充分地支撑而坍塌且变成倾斜的和部分损坏的。然而，因为根据本发明构思的各个实施例的半导体器件11A-11E具有通孔焊盘阻挡层55，该通孔焊盘阻挡层55具有足够的长度和面积，所以表面绝缘层15或者下部材料层与通孔焊盘金属层59之间的粘合可以被充分地保持。另外，由于形成通孔焊盘嵌件70的通孔焊盘金属层59，通孔焊盘本体60可以保持完好，与通孔焊盘阻挡层55的损坏无关。例如，通孔焊盘嵌件70可以增加通孔焊盘本体60的机械物理强度。另外，因为通孔焊盘阻挡层55的面积增加，所以通孔焊盘阻挡层55的粘合可以变得非常好。此外，即使被构造成形成通孔焊盘阻挡层55的材料被价格比较低廉的材料替换，整体粘合也可以被类似地保持。也就是说，即使没有利用具有高耐蚀刻和高粘合强度的价格高的材料，也可以充分满足通孔焊盘阻挡层55的整体要求。 
图3A至3C是示意性地图示根据本发明构思的各个实施例的通孔焊盘50的顶视图或者布局视图。 
参照图3A，根据本发明构思各个实施例的通孔焊盘50可以包括通孔焊盘本体60和棒状通孔焊盘嵌件70。棒状通孔焊盘嵌件70可以形成和布置成多条线、盒或者圆弧的形状。 
参照图3B，根据本发明构思的实施例的通孔焊盘50可以包括通孔焊盘本体60、内通孔焊盘嵌件70i和外通孔焊盘嵌件70o。通孔焊盘嵌件70i和70o可以形成为围绕通孔结构40的环的形状。在图3B中，通孔焊盘嵌件70i和70o被显示为两个同心圆或者同心多边形的形状。 
参照图3C，根据本发明构思的实施例的通孔焊盘50可以包括棒状的内通孔焊盘嵌件70i和外通孔焊盘嵌件70o。内通孔焊盘嵌件70i和外通孔焊盘嵌件70o可以形成为以交错关系布置，以便不重叠或者减少重叠的程度。例如，内通孔焊盘嵌件70i可以形成棒状形状，外通孔焊盘嵌件70o可以形成为肘状形状。 
图4A和4B是示意性地图示根据本发明构思的实施例的通孔焊盘50的横截面图。 
参照图4A，根据本发明构思的实施例的通孔焊盘50可以包括多个通孔焊盘嵌件70i和70o。例如，再次参照图3B和3C，通孔焊盘50可 以包括内通孔焊盘嵌件70i和外通孔焊盘嵌件70o。通孔焊盘嵌件70i和70o可以与通孔结构40间隔开。 
参照4B，根据本发明构思的实施例的通孔焊盘50可以包括多个通孔焊盘嵌件70i和70o，其中内通孔焊盘嵌件70i可以与通孔结构40接触。例如，通孔结构40的侧面可以暴露于表面绝缘层15上且与通孔阻挡层47直接接触。内通孔焊盘嵌件70i的侧壁可以接触通孔结构40的将被电连接至其上的侧面。 
图5A和5B是示意性地图示根据本发明构思的实施例的重新分布结构80的顶视图和横截面图。 
参照图5A，根据本发明构思的实施例的重新分布结构80可以包括互连本体81和互连嵌件82。互连嵌件82可以沿着互连本体81延伸。互连嵌件82的宽度可以小于互连本体81的宽度。例如，互连嵌件82可以被互连本体81重叠，以便在顶视图中被互连本体81完全覆盖。互连嵌件82在侧视图或者剖视图中可以具有向下突出形状。互连嵌件82可以形成为嵌入到表面绝缘层15中的形状。例如，互连嵌件82可以具有向下突出形状以填充互连凹部Rr，互连凹部Rr是通过使表面绝缘层15的表面凹陷而形成的。互连本体81可以与互连嵌件82一体地形成。互连本体81和互连嵌件82可以包括相同的材料。所述互连本体81和所述互连嵌件82在材料上可以是连续或一致的。 
重新分布结构80可以包括互连阻挡层85、互连金属层89、和/或互连盖层65R。互连阻挡层85可以沿着表面绝缘层15的表面轮廓保形地形成。例如，互连阻挡层85可以保形地形成在表面绝缘层15的表面上和互连凹部Rc的表面上。互连阻挡层85可以由包括Ti、TiN、Ta、TaN、TiW、WN和/或其它难熔金属或者金属复合物的单层或者多层形成。互连金属层89可以形成在互连阻挡层85上。互连金属层89可以包括Cu、W、Al、Ni、Sn、Ag、Au和/或其它金属。互连盖层65R可以形成在互连金属层89上以覆盖互连金属层89的表面。互连盖层65R可以由包括Ni、Ag、和/或包括其复合物的单层或者多层形成。因此，互连本体81和互连嵌件82中的每一个可以包括互连阻挡层85、互连金属层89和互连盖层65R。 
参照图5B，根据本发明构思的各个实施例的重新分布结构80可以包括互连本体81和沿着互连本体81平行的多个互连嵌件82a和82b。互连嵌件82a和82b可以彼此间隔开。互连嵌件82a和82b可以具有比互连本体81窄的宽度，以便在顶视图中被互连本体81覆盖。互连嵌件82a和82b可以向下突出。参照参考图2A至2E描述的通孔焊盘50的效果，可以理解具有互连嵌件80的重新分布结构80的效果。 
图6A是示意性地图示根据本发明构思的实施例的半导体器件12A的平面图，图6B显示沿图6A中的线I-I′、II-II′以及III-III′获得的横截面图，和图6C是沿图6A中的线IV-IV′获得的横截面图。 
参照图6A至6C，根据本发明构思的实施例的半导体器件12A可以包括通孔结构40、通孔焊盘50、重新分布结构80、和重新分布焊盘90。 
所述通孔结构40可以垂直地通过衬底10和形成在衬底10上的表面绝缘层15，通孔结构40的顶表面可以暴露于表面绝缘层15上。通孔焊盘50可以被布置成直接接触通孔结构40的在表面绝缘层15上的顶表面。通孔焊盘50可以包括通孔焊盘本体60和通孔焊盘嵌件70。可以参考本文中的其它附图详细理解通孔结构40和通孔焊盘50。 
重新分布结构80可以直接布置在表面绝缘层15上。重新分布结构80可以电连接至通孔焊盘50。例如，重新分布结构80可以直接接触通孔焊盘50。 
通孔焊盘阻挡层55可以与互连阻挡层85一体地形成。例如，通孔焊盘阻挡层55和互连阻挡层85可以具有相同的材料，以便在材料上是彼此连续的。 
通孔焊盘金属层59可以与互连金属层89一体地形成。所述通孔焊盘金属层59和所述互连金属层89可以具有相同的材料以便在材料上是彼此连续的。 
通孔焊盘盖层65V可以与互连盖层65R一体地形成。例如，通孔焊盘盖层65V和互连盖层65R可以具有相同的材料，以便在材料上是彼此连续的。 
重新分布焊盘90可以包括重新分布焊盘阻挡层95、重新分布焊盘金 属层99、和重新分布焊盘盖层65P。重新分布焊盘90可以直接布置在表面绝缘层15上。重新分布焊盘90可以电连接至重新分布结构80。例如，重新分布焊盘90可以直接接触重新分布结构80。互连阻挡层85和重新分布焊盘阻挡层95可以包括相同的材料以在材料上是彼此连续的。互连盖层65R和重新分布焊盘盖层65P可以包括相同的材料以在材料上是彼此连续的。 
图7A是示意性地图示根据本发明构思的实施例的半导体器件12B的平面图，图7B显示沿图7A中的线V-V′、VI-VI′、和VII-VII′获得的横截面图，和图7C是沿图7A中的线VIII-VIII′获得的横截面图。 
参照图7A至7C，根据本发明构思实施例的半导体器件12B可以包括通孔结构40、通孔焊盘50、重新分布结构80、和重新分布焊盘90。通孔焊盘50可以包括通孔焊盘嵌件70，重新分布结构80可以包括互连嵌件82。所述通孔焊盘嵌件70可以电连接至所述互连嵌件82。例如，所述通孔焊盘阻挡层55和所述互连阻挡层85可以具有相同的材料以在材料上是彼此连续的。通孔焊盘金属层59和互连金属层89可以具有相同的材料以在材料上是彼此连续的。通孔焊盘盖层65V和互连盖层65R可以具有相同的材料以在材料上是彼此连续的。通孔焊盘嵌件70和互连嵌件82可以具有相同的深度或者相同的厚度。例如，通孔焊盘阻挡层55和互连阻挡层85可以具有相同的底表面和相同的顶表面。所述通孔焊盘金属层59和所述互连金属层89可以具有相同的底表面和相同的顶表面。所述通孔焊盘盖层65V和所述互连盖层65R可以具有相同的底表面和相同的顶表面。 
图8A是示意性地图示根据本发明构思的实施例的半导体器件12C的平面图，图8B显示沿图8A中的线IX-IX′、X-X′和XI-XI′截得的横截面图，和图8C是沿图8A中的线XII-XII′截得的横截面图。 
参照图8A至8C，根据本发明构思的实施例的半导体器件12C可以包括通孔结构40、通孔焊盘50、重新分布结构80、和重新分布焊盘90。通孔焊盘50可以包括通孔焊盘嵌件70，重新分布结构80可以包括互连嵌件82，重新分布焊盘90可以包括重新分布焊盘嵌件92。 
互连嵌件82可以电连接至重新分布焊盘嵌件92。例如，互连阻挡层 85和重新分布焊盘阻挡层95可以具有相同的材料以在材料上是彼此连续的。互连金属层89和重新分布焊盘金属层99可以具有相同的材料以在材料上是彼此连续的。互连盖层65R和重新分布焊盘盖层65P可以具有相同的材料以在材料上是彼此连续的。互连嵌件82和重新分布焊盘嵌件92可以具有相同的深度或者相同的厚度。例如，互连阻挡层85和重新分布焊盘阻挡层95可以具有相同的底表面和相同的顶表面。互连金属层89和重新分布焊盘金属层99可以具有相同的底表面和相同的顶表面。互连盖层65R和重新分布焊盘盖层65P可以具有相同的底表面和相同的顶表面。 
参照参考图2A至2E描述的通孔焊盘50的效果，可以理解具有重新分布焊盘嵌件92的重新分布焊盘90的效果。 
图9A至9D是描述根据本发明构思的各个实施例的半导体器件的制造方法的流程图，和图10A至10O是示意性地描述根据本发明构思的实施例的半导体器件的制造方法的横截面图。 
参照图9A和10A，根据本发明构思的实施例的半导体器件的制造方法可以包括将半导体电路20形成在具有硅的衬底10上(S105)。例如，所述半导体电路20可以包括具有诸如CMOS之类的晶体管的逻辑电路。 
参照图9A和10B，根据本发明构思的实施例的半导体器件的制造方法可以包括在衬底10上形成覆盖半导体电路20的第一层间绝缘层21(S110)，在第一层间绝缘层21上形成通孔掩模图案Mv(S115)，以及通过利用通孔掩模图案Mv作为蚀刻掩模在衬底10中形成通孔41(S120)。第一层间绝缘层21可以包括二氧化硅。所述通孔掩模图案Mv可以形成为单层，或者可以包括下通孔掩模图案Mvl和上通孔掩模图案Mvu，如在图10B中所描述的。例如，下通孔掩模图案Mvl可以包括氮化硅，上通孔掩模图案Mvu可以包括二氧化硅，如中间温度氧化物(MTO)。然后，可以移除通孔掩模图案Mv。在其他实施例中，通孔掩模图案Mv可以不被移除，而是用在后续过程中。在以下描述中，假定和描述了移除了通孔掩模图案Mv。 
参照图9A和10C，根据本发明构思实施例的半导体器件的制造方法 可以包括在通孔41的内壁上保形地形成通孔衬里材料层43a(S125)，在通孔衬里材料层43a上保形地形成通孔阻挡材料层45a(S130)，在通孔阻挡材料层45a上形成通孔种子材料层47a(S135)，和在通孔种子材料层47a上形成通孔塞材料层49a以完全填满通孔41(S140)。 
通孔衬里材料层43a可以包括二氧化硅和/或氮化硅。例如，可以利用原子层沉积(ALD)方法、等离子体增强化学汽相沉积(PECVD)法和/或准常压化学汽相沉积(SACVD)法在通孔41的内壁上保形地形成通孔衬里材料层43a。另一方面，可以利用热氧化方法等仅在通孔41的内壁上形成通孔衬里材料层43a。在这一实施例中，假定和描述了通孔衬里材料层43a包括通过SACVD方法形成的二氧化硅。 
可以利用物理汽相淀积(PVD)方法(如溅射)和/或金属有机物化学汽相沉积(MOCVD)方法由阻挡金属在通孔衬里材料层43a的内壁上保形地形成通孔阻挡材料层45a。通孔阻挡材料层45a可以包括Ti、TiN、Ta、TaN、TiW、和/或WN等。通孔阻挡材料层45a可以形成为单层或者多层。 
可以利用PVD或者CVD方法由Cu、Ru、W、和/或其它种子金属在通孔阻挡材料层45a上保形地形成通孔种子材料层47a。可以通过镀覆方法形成通孔塞材料层49a。在通孔种子材料层47a和通孔塞材料层49a包括相同的材料时，通孔种子材料层47a和通孔塞材料层49a之间没有边界。例如，在通孔种子材料层47a和通孔塞材料层49a两者都包括铜时，通孔种子材料层47a和通孔塞材料层49a之间没有边界。因此，通孔种子材料层47a及其参考标记在下面的附图中将被省略。 
参照图9A和10D，根据本发明构思的实施例的半导体器件的制造方法可以包括形成通孔结构40(S145)。通孔结构40的形成步骤可以包括通过诸如CMP之类的平坦化方法移除形成在第一层间绝缘层21的顶表面上的通孔塞材料层49a、通孔种子材料层47a、通孔阻挡材料层45a、和通孔衬里材料层43a，以形成通孔塞49、通孔阻挡层45和通孔衬里43。在平坦化过程期间，可以使通孔结构40和第一层间绝缘层21的顶表面平坦化。 
参照图9A和10E，根据本发明构思的实施例的半导体器件的制造方 法可以包括在通孔结构40和第一层间绝缘层21上形成导电图案30(S150)。导电图案30可以包括内部互连31、33和35以及内部通孔塞34。内部互连31、33和35可以包括多层掺杂多晶硅、金属硅化物、金属和/或金属复合物。第二层间绝缘层22和第三层间绝缘层23可以形成为包围或者覆盖导电图案30。 
参照图9A和10F，根据本发明构思的实施例的半导体器件的制造方法可以包括在将衬底10放置在晶片支撑托架WSC上之后反转衬底10(S155)。晶片支撑托架WSC可以包括绝缘材料和具有减震和弹性的材料，以防止损坏导电图案30。 
参照图9A和10G，根据本发明构思的实施例的半导体器件的制造方法可以包括部分地移除衬底10的上部，以暴露通孔结构40的端部(S160)。部分地移除衬底10的上部的步骤可以包括研磨、CMP和/或回蚀(etchback)工艺。通孔结构40的端部可以突出得比下面的衬底10的表面更高。在这一过程中，可以部分移除通孔结构40的端部上的通孔衬里43和/或通孔阻挡层45。在图10G中，在通孔结构40的端部上的通孔衬里43和通孔阻挡层45被假定和描述为没有被移除，而是被保留，使得可以理解本发明构思。 
参照图9A和10H，根据本发明构思的实施例的半导体器件的制造方法可以包括在衬底10的表面上形成表面绝缘层15，和使表面绝缘层15的表面平坦化，用于暴露通孔结构40在表面绝缘层15的表面上的端部(S165)。在这一过程中，通孔塞49可以暴露于通孔结构40的端部表面上。例如，在通孔结构40的端部上的通孔衬里43和通孔阻挡层45可以被部分地或者全部地移除。在另一个实施例中，通孔阻挡层45可以部分或者全部地保留在通孔结构40的端部表面上。在本实施例中，通孔塞49被假定和解释为暴露于通孔结构40的端部表面上。从图10I开始，图10H中的区域A将被放大和解释，使得可以理解本发明构思。 
参照图9B和10I，根据本发明构思的实施例的半导体器件的制造方法可以包括在表面绝缘层15上形成嵌件掩模图案Mi1(S205)和利用嵌件掩模图案Mi1作为蚀刻掩模在表面绝缘层15中形成嵌件凹部R1(S210)。嵌件凹部R1的形成步骤可以包括选择性地移除表面绝缘层15的通过嵌 件掩模图案Mi1露出的表面或使表面绝缘层15的通过嵌件掩模图案Mi1露出的表面凹陷。然后，可以移除嵌件掩模图案Mi1。 
参照图9B和10J，根据本发明构思的实施例的半导体器件的制造方法可以包括在表面绝缘层15的表面上和在嵌件凹部R1的内表面上保形地形成通孔焊盘阻挡材料层55a(S215)，和在通孔焊盘阻挡材料层55a上形成通孔焊盘种子材料层57a(S220)。 
参照图9B和10K，根据本发明构思的实施例的半导体器件的制造方法可以包括在通孔焊盘种子材料层57a上形成通孔焊盘掩模图案Mvp1(S225)。通孔焊盘掩模图案Mvp1可以具有与在本文的其他附图中显示的通孔焊盘50的形状相对应的通孔焊盘模制孔MHv1。例如，通孔焊盘掩模图案Mvp1可以包括光致抗蚀剂。 
参照图9B和10L，根据本发明构思的实施例的半导体器件的制造方法可以包括在通孔焊盘种子材料层57a上形成通孔焊盘金属层59，以便填充通孔焊盘模制孔MHv1(S230)，和在通孔焊盘金属层59的表面上形成通孔焊盘盖层65(S235)。可以利用镀覆方法形成通孔焊盘金属层59。可以利用诸如镀覆或者沉积方法之类的表面处理方法形成通孔焊盘盖层65。通孔焊盘金属层59可以包括例如Cu。通孔焊盘盖层65可以包括抗氧化金属，如Ni、Ag、和/或Au。虽然通孔焊盘盖层65和通孔焊盘掩模图案Mvp1的上表面在图10L中被描述为是平坦的，但是这可以是不同的。在通孔焊盘种子材料层57a和通孔焊盘金属层59具有相同的材料时，它们之间的边界可能会消失。然而，在本文的附图中显示通孔焊盘种子材料层57a和通孔焊盘金属层59之间的边界B，以便可以理解本发明构思。另外，在通孔焊盘种子材料层57a和通孔焊盘金属层59包括不同材料时，可以保持边界B。 
参照图9B和10M，根据本发明构思的实施例的半导体器件的制造方法可以包括移除通孔焊盘掩模图案Mvp1(S240)。通孔焊盘掩模图案Mvp1的移除可以包括移除光致抗蚀剂的过程，如硫酸沸腾和/或氧等离子体处理。通过移除通孔焊盘掩模图案Mvp1，可以露出定位在通孔焊盘掩模图案Mvp1下面的通孔焊盘种子材料层57a。 
参照图9B和10N，根据本发明构思的实施例的半导体器件的制造方 法可以包括选择性地移除露出的通孔焊盘种子材料层57a和定位在通孔焊盘种子材料层57a下面的通孔焊盘阻挡材料层55a(S245)。露出的通孔焊盘种子材料层57a和定位在通孔焊盘种子材料层57a下面的通孔焊盘阻挡材料层55a的移除步骤可以包括例如利用包括H2O2和/或NH4OH的SC-1溶液的湿法蚀刻。通过在S245中的过程，可以形成包括通孔焊盘阻挡层55、通孔焊盘种子层57、通孔焊盘金属层59和通孔焊盘盖层65的通孔焊盘50。另外，通孔焊盘阻挡材料层55a可能在S245的过程期间被过度蚀刻。例如底切口U可能在通孔焊盘金属层59或者通孔焊盘种子层57的下面出现。 
如上所述，根据本发明构思的实施例，即使当在底切口U出现在通孔焊盘金属层59或者通孔焊盘种子层57的下面时，底切口U可以对通孔焊盘50的功能几乎没有或完全没有影响。另外，即使当底切口U是严重的时，由底切口U造成的对通孔焊盘50的坏的影响也可以被被削弱，这是因为通孔焊盘阻挡层55与嵌件凹部R1相对应地变得更长。 
图11A至11F是示意性地描述根据本发明构思的实施例的半导体器件的制造方法的横截面图。 
参照图9C和11A，根据本发明构思的实施例的半导体器件的制造方法可以包括，首先进行参照图9A和10A至10H的步骤S105至S165中的过程，之后形成暴露通孔结构40的顶部和/或侧表面的嵌件凹部R2(S305)。例如，嵌件凹部R2的形成可以包括形成选择性地暴露通孔结构40或者通孔塞49的端部和表面绝缘层15的表面的嵌件掩模图案Mi2，和使暴露的表面绝缘层15的表面凹陷。在步骤S305中的过程期间，在嵌件凹部R2中露出的通孔衬里43可以被部分或者全部地除去。另外，在嵌件凹部R2中露出的通孔阻挡层45可以被部分或者全部地除去。在本实施例，作为示例，假定和描述了在嵌件凹部R2中露出的通孔衬里43被完全地除去，通孔阻挡层45保持完好。接下来，可以移除嵌件掩模图案Mi2。 
参照图11B，进一步参考图10J，根据本发明构思的实施例的半导体器件的制造方法可以包括在表面绝缘层15的顶表面上、在露出的通孔塞49的顶表面和侧表面上、以及在嵌件凹部R2的内表面上保形地形成通 孔焊盘阻挡材料层55a(S310)，和在通孔焊盘阻挡材料层55a上保形地形成通孔种子材料层57a(S315)。 
参照图11C，进一步参考图10K，根据本发明构思的实施例的半导体器件的制造方法可以包括在通孔焊盘种子材料层57a上形成具有通孔焊盘模制孔MHv2的通孔焊盘掩模图案Mvp2(S320)。通孔焊盘模制孔MHv2可以具有在图4A和4B中显示的通孔焊盘50I和50J的形状中的一个的形状。在本实施例中，通孔焊盘模制孔MHv2的形状具有在图4B中显示的通孔焊盘50J的形状。 
参照图11D，进一步参考图10L，根据本发明构思的实施例的半导体器件的制造方法可以包括在通孔焊盘种子材料层57a上形成通孔焊盘金属层59，以便填充通孔焊盘模制孔MHv2(S325)，和在通孔焊盘金属层59的表面上形成通孔焊盘盖层65(S330)。 
参照图11E，进一步参考图10M，根据本发明构思的实施例的半导体器件的制造方法可以包括移除通孔焊盘掩模图案Mvp2(S335)。 
参照图11F，根据本发明构思实施例的半导体器件的制造方法可以包括移除暴露的通孔焊盘种子材料层57a和定位在通孔焊盘种子材料层55a下面的通孔焊盘阻挡层55a(S340)。通过在S340中的过程，可以形成具有通孔焊盘阻挡层55、通孔焊盘种子层57、通孔焊盘金属层59和通孔焊盘盖层65的通孔焊盘50。另外，通孔焊盘阻挡层55可能在步骤S340的过程期间被过度蚀刻，从而在通孔焊盘金属层59或者通孔焊盘种子层57的下面形成底切口U。 
图12A和12B至图17A和17B是示意性地图示根据本发明构思的实施例的半导体器件的制造方法的横截面图。 
参照图9D和图12A和12B，根据本发明构思的实施例的半导体器件的制造方法可以包括，首先执行参照图9A和图10A至10I的步骤S105至S165中的过程，之后形成嵌件凹部Rv、Rr和Rp(S405)。例如，嵌件凹部Rv、Rr、和Rp的形成可以包括形成选择性地暴露通孔结构40和表面绝缘层15的表面的嵌件掩模图案Mi3，和使表面绝缘层15的表面凹陷。嵌件凹部Rv、Rr、和Rp可以选择性地包括通孔焊盘嵌件凹部Rv、互连嵌件凹部Rr、和/或重新分布焊盘嵌件凹部Rp。 
参照图9D和图13A和13B，根据本发明构思的实施例的半导体器件的制造方法可以包括在表面绝缘层15的表面上以及在嵌件凹部Rv、Rr、和Rp的内表面上保形地形成阻挡材料层BML(S410)，和在阻挡材料层BML上保形地形成种子材料层SML(S415)。 
参照图9D和图14A和14B，根据本发明构思的实施例的半导体器件的制造方法可以包括在种子材料层SML上形成模制掩模图案MP(S420)。模制掩模图案MP可以具有与在图7A至8C中显示的通孔焊盘50、重新分布结构80和重新分布焊盘90的形状相对应的模制孔MH。 
参照图9D和图15A和15B，根据本发明构思的实施例的半导体器件的制造方法可以包括在种子材料层SML上形成金属层ML，以填充模制孔MH(S425)，和在金属层ML的表面上形成盖层CL(S430)。在图15A和15B中，虽然盖层CL和掩模图案MP的表面被描述为平坦的，但是这可以是不同的。 
参照图9D和图16A和16B，根据本发明构思的实施例的半导体器件的制造方法可以包括移除模制掩模图案MP(S435)。通过移除模制掩模图案MP，可以暴露定位在模制掩模图案MP下面的种子材料层SML和阻挡材料层BML。 
参照图9D和图17A和17B，根据本发明构思的实施例的半导体器件的制造方法可以包括移除露出的种子材料层SML和阻挡材料层BML(S440)。通过在步骤S440中的过程，可以形成包括阻挡层BL、种子层SL、金属层ML、和盖层CL的通孔焊盘50、重新分布结构80和重新分布焊盘90。另外，阻挡材料层BML可能在步骤S440中的过程期间被过度蚀刻。例如底切口U可以出现在金属层ML或者种子层SL的下面。 
图18是图示包括根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E、和12A至12C中的至少一个的存储器模块2100的示意性视图。参照图18，所述存储器模块2100可以包括存储器模块衬底2110、设置在所述存储器模块衬底2110上的多个存储器器件2120和多个端子2130。所述存储器模块衬底2110可以包括印刷电路板(PCB)或者晶片。存储器期间2120可以是根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E、和12A至12C中的一个或多个，或者是具有 半导体器件1A和1B、11A至11E、和12A至12C中的一个或多个的半导体封装。所述多个端子2130可以包括导电金属。每个端子可以电连接至每一个半导体器件2120。因为存储器模块2100包括具有低泄漏电流和极好的开/关电流特性的半导体器件，所以存储器模块2100可以呈现提高的模块性能。 
图19是图示包括根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E、和12A至12C中的至少一个的半导体模块2200的示意性视图。参照图19，根据本发明构思的各个实施例的半导体模块2200可以包括安装在半导体模块衬底2210上的根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E、和12A至12C中的一个或多个。所述半导体模块2200可以进一步包括安装在所述模块衬底2210上的微处理器2220。输入/输出端子2240可以设置在模块衬底2210的至少一侧上。 
图20是示意性地图示包括根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E、和12A至12C中的至少一个的电子***2300的方框图。参照图20，根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E、和12A至12C中的一个或多个可以应用到电子***2300。电子***2300可以包括本体2310。本体2310可以包括微处理器单元2320、电源2330、功能单元2340、和/或显示控制器单元2350。本体2310可以是***板或者具有PCB的主板。微处理器单元2320、电源2330、功能单元2340、和显示控制器单元2350可以安装或者装配在本体2310上。显示单元2360可以设置在本体2310外侧或者在本体2310的表面上。例如，显示单元2360可以设置在本体2310的表面上以显示通过显示控制器单元2350处理的图像。电源2330可以接收来自外部电源等的恒定电压、将电压划分成多种电压电平、以及将这些电压供给至微处理器单元2320、功能单元2340和显示控制器单元2350等。微处理器单元2320可以接收来自电源单元2330的电压以控制功能单元2340和显示单元2360。功能单元2340可以进行各个电子***2300的功能。例如，如果电子***2300是移动电子产品(诸如蜂窝电话)，那么功能单元2340可以包括几个部件，这几个部件可以通过拨号或者与外部设备2370 通信进行无线通信(如到显示单元2360的成像输出和至扩音器的声音输出)的功能，如果安装照相机，则功能单元2340可以用作图象处理器。在另一个示例实施例，在电子***2300连接到存储卡等以扩大容量时，功能单元2340可以是存储卡控制器。功能单元2340可以通过有线或者无线通信单元2380与外部设备2370交换信号。另外，在电子***2300需要通用串行总线(USB)以扩大功能性时，功能单元2340可以用作接口控制器。根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E和12A至12C中的一个或多个可以包括微处理器单元2320和功能单元2340中的至少一个。 
图21是示意性地图示包括根据本发明构思的实施例的半导体器件1A和1B、11A至11E、和12A至12C中的一个或多个的另一电子***2400的示意性方框图。参照图21，电子***2400可以包括根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E、和12A至12C中的至少一个。所述电子***2400可以用于提供移动设备或者计算机。例如，所述电子***2400可以包括存储***2412、微处理器2414、随机存取存储器(RAM)2416、和利用总线2420执行数据通信的用户接口2418。所述微处理器2414可以编程和控制所述电子***2400。所述随机存取存储器2416可以用作微处理器2414的运算存储器。例如，所述微处理器2414或者所述随机存取存储器可以包括根据本发明构思的各个实施例的所述半导体器件1A和1B、11A至11E、和12A至12C中的至少一个。微处理器2414、随机存取存储器2416、和/或其他部件可以组装成单个封装。用户接口2418可以用于输入数据至电子***2400或者输出来自电子***2400的数据。存储***2412可以存储用于操作微处理器2414的代码、被微处理器2414处理的数据、或者外部输入数据。存储***2412可以包括控制器和存储器。 
图22是图示包括根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E和12A至12C中的至少一个的移动设备2500的示意图。该移动设备可以包括移动电话或平板PC。另外，根据本发明构思的各个实施例的半导体器件1A和1B、11A至11E和12A至12C中的至少一个可以用在便携式计算机(诸如笔记本)、运动图像专家组(MPEG)- 1音频层3(MP3)播放器、MP4播放器、导航设备、固态硬盘(SSD)、台式计算机、汽车或者家用电器以及移动式电话或者平板PC中。 
根据本发明构思的各个实施例的半导体器件可以包括通孔焊盘，其在机械和物理上是稳定的。根据本发明构思的各个实施例的半导体器件可以包括重新分布结构和重新分布焊盘，其在机械和物理上是稳定的。根据本发明构思的各个实施例的半导体器件可以减少或者最小化由湿法蚀刻等所引起的底切口的影响。根据本发明构思的各个实施例的半导体器件可以具有在通孔结构和通孔焊盘之间的低的接触电阻，这是因为通孔结构和通孔焊盘之间的接触保持稳定。因此，可以提供具有优越的电气性能的半导体器件。 
上述是实施例的说明，而不是被解释成要限制实施例。虽然已经描述几个实施例，但是本领域技术人员将容易地认识到，在本质上不背离新颖的教导和优点的情况下，实施例中的许多修改是可行的。因此，所有的这样的修改意图被包含在本发明构思的如在权利要求中所限定的范围内。在权利要求中，装置加功能的语句意图涵盖在本文中描述的如执行所述的功能的结构，不仅是结构上等同而且还是等效的结构。因此，将理解到，上述是各个实施例的说明，不是要解释成限制为所公开的具体实施例，期望将对所公开的实施例以及其他实施例的修改包含在所附的权利要求的范围内。 

Claims (20)

1.一种半导体器件，包括：
垂直通过衬底的通孔结构，所述通孔结构的端面暴露于衬底的表面上；和
在所述通孔结构上的通孔焊盘，其中所述通孔焊盘包括：
通孔焊盘本体；和
通孔焊盘嵌件，通孔焊盘嵌件在所述通孔焊盘本体下面且位于通孔结构的横向侧面处。
2.根据权利要求1的所述半导体器件，还包括：
位于衬底和通孔焊盘之间的表面绝缘层，其中所述通孔焊盘直接与表面绝缘层接触。
3.根据权利要求2所述的半导体器件，其中表面绝缘层包括被构造成围绕通孔焊盘嵌件的凹部。
4.根据权利要求3所述的半导体器件，其中所述通孔焊盘嵌件包括侧壁和底部，所述侧壁直接与通孔结构接触。
5.根据权利要求4所述的半导体器件，其中所述通孔焊盘本体包括：
在表面绝缘层上的通孔焊盘阻挡层；和
在通孔焊盘阻挡层上的通孔焊盘金属层，通孔焊盘阻挡层直接与通孔结构接触。
6.根据权利要求5所述的半导体器件，其中所述通孔焊盘阻挡层延伸到所述凹部的表面上，并且所述通孔焊盘金属层在所述凹部的表面上的通孔焊盘阻挡层上延伸，以填充所述凹部。
7.根据权利要求2所述的半导体器件，还包括：
位于所述衬底和表面绝缘层之间的缓冲绝缘层。
8.根据权利要求7所述的半导体器件，其中表面绝缘层包括氮化硅，并且所述缓冲绝缘层包括二氧化硅。
9.根据权利要求1所述的半导体器件，还包括：
围绕通孔焊盘的侧壁的钝化层。
10.根据权利要求1所述的半导体器件，其中所述通孔焊盘本体具有带有平坦顶表面的台形形状，并且所述通孔焊盘还包括在通孔焊盘本体上且具有平坦顶表面的通孔焊盘盖层。
11.根据权利要求1所述的半导体器件，其中，通孔结构包括：
在所述衬底中的通孔；
通孔阻挡层，所述通孔阻挡层在所述通孔的内壁上保形地延伸；和
通孔塞，所述通孔塞在所述通孔阻挡层上以填充所述通孔，所述通孔塞直接与所述通孔焊盘接触。
12.根据权利要求1所述的半导体器件，还包括：
在所述衬底上的重新分布结构，其中所述重新分布结构包括与通孔焊盘本体在材料上是连续的互连本体。
13.根据权利要求12所述的半导体器件，其中所述重新分布结构还包括位于所述互连本体下面的互连嵌件。
14.根据权利要求12所述的半导体器件，还包括：
在所述衬底上的重新分布焊盘，其中所述重新分布焊盘包括与互连本体在材料上是连续的重新分布本体和位于重新分布本体下面的重新分布嵌件。
15.一种半导体器件，包括：
衬底；
在所述衬底的表面上的绝缘层；
通孔结构，该通孔结构垂直地通过衬底和所述绝缘层，所述通孔结构的表面暴露于绝缘层上；和
在暴露的通孔结构的表面上的通孔焊盘，其中所述通孔焊盘包括：
直接在所述暴露的通孔结构的所述表面上的通孔焊盘本体，和
在所述通孔焊盘本体下面且突出到所述绝缘层中并围绕所述通孔结构的通孔焊盘嵌件，
其中所述通孔焊盘本体和所述通孔焊盘嵌件包括直接在所述绝缘层上的通孔焊盘阻挡层，和在所述通孔焊盘阻挡层上的通孔焊盘金属层。
16.一种半导体器件，包括：
衬底，该衬底具有相反的第一衬底面和第二衬底面；
通孔结构，所述通孔结构从第一衬底面至第二衬底面延伸通过所述衬底，并包括通孔结构侧壁；和
在第一衬底面上且电连接至所述通孔结构的通孔焊盘，所述通孔焊盘包括邻接第一衬底面的第一通孔焊盘面、远离第一衬底面的第二通孔焊盘面、和在第一通孔焊盘面和第二通孔焊盘面之间的通孔焊盘侧壁，第一通孔焊盘面在通孔焊盘侧壁和所述通孔侧壁之间是非平面的。
17.根据权利要求16所述的半导体器件，其中第一通孔焊盘面包括在通孔焊盘侧壁和通孔侧壁之间的至少一个通孔焊盘嵌件。
18.根据权利要求17所述的半导体器件，其中所述至少一个通孔焊盘嵌件的侧壁直接接触通孔结构侧壁。
19.根据权利要求16所述的半导体器件，还包括在非平面的第一通孔焊盘面和第一衬底面之间的非平面的阻挡层。
20.根据权利要求16所述的半导体器件，其中第二通孔焊盘面在所述通孔焊盘侧壁和所述通孔侧壁之间是平面的。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943490A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 硅通孔绝缘层制备方法
CN105280592A (zh) * 2014-07-16 2016-01-27 爱思开海力士有限公司 半导体器件
CN111769077A (zh) * 2020-06-18 2020-10-13 复旦大学 一种用于三维集成电路封装的硅通孔结构及其制造方法
CN111769076A (zh) * 2020-06-18 2020-10-13 复旦大学 一种用于2.5d封装的tsv转接板及其制备方法
CN111769078A (zh) * 2020-06-18 2020-10-13 复旦大学 一种用于***级封装的tsv无源转接板制备方法
CN111769075A (zh) * 2020-06-18 2020-10-13 复旦大学 一种用于***级封装的tsv无源转接板及其制造方法
CN111883479A (zh) * 2020-07-01 2020-11-03 复旦大学 一种用于***级封装的tsv有源转接板制备方法
CN111900127A (zh) * 2020-07-01 2020-11-06 复旦大学 一种用于三维***级封装的tsv无源转接板制备方法
CN112038285A (zh) * 2020-07-01 2020-12-04 复旦大学 一种用于三维封装的Si/SiGe通孔有源转接板的制备方法
CN114551338A (zh) * 2020-11-24 2022-05-27 豪威科技股份有限公司 具有掩埋金属焊盘的半导体器件及其制造方法
WO2024093025A1 (zh) * 2022-11-04 2024-05-10 长鑫存储技术有限公司 半导体互连结构及其形成方法、半导体封装结构

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102171197B1 (ko) * 2014-02-20 2020-10-28 삼성전자주식회사 버퍼 패턴을 갖는 범프 패드 구조체를 형성하는 방법
JP6258147B2 (ja) * 2014-07-25 2018-01-10 株式会社三共 遊技機
KR102320821B1 (ko) 2014-09-11 2021-11-02 삼성전자주식회사 반도체 패키지
US9711478B2 (en) * 2015-10-19 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with an anti-pad peeling structure and associated method
KR102468773B1 (ko) 2015-10-19 2022-11-22 삼성전자주식회사 반도체 소자
KR20220122891A (ko) 2021-02-26 2022-09-05 삼성전자주식회사 반도체 소자
WO2022201814A1 (ja) * 2021-03-24 2022-09-29 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207324A (ja) * 2002-12-24 2004-07-22 Fujikura Ltd 半導体装置とその製造方法及び電子装置
CN1917149A (zh) * 2003-03-25 2007-02-21 精工爱普生株式会社 半导体器件的制造方法、半导体器件及电子设备
US20080230912A1 (en) * 2007-03-23 2008-09-25 Samsung Electronics Co., Ltd. Wafer-level stack package and method of fabricating the same
US20080303170A1 (en) * 2007-06-07 2008-12-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
US20090008790A1 (en) * 2007-07-02 2009-01-08 Samsung Electronics Co., Ltd. Semiconductor device having through electrode and method of fabricating the same
CN101859716A (zh) * 2009-04-03 2010-10-13 三星电子株式会社 半导体装置及其制造方法以及包括该半导体装置的***
CN102074544A (zh) * 2009-10-22 2011-05-25 台湾积体电路制造股份有限公司 具有虚拟结构的硅通孔及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP3990347B2 (ja) * 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP3821125B2 (ja) * 2003-12-18 2006-09-13 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板、電子機器
US8552560B2 (en) * 2005-11-18 2013-10-08 Lsi Corporation Alternate pad structures/passivation inegration schemes to reduce or eliminate IMC cracking in post wire bonded dies during Cu/Low-K BEOL processing
KR100837269B1 (ko) * 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
KR100830581B1 (ko) * 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
JP2008294323A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体素子および半導体素子の製造方法
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207324A (ja) * 2002-12-24 2004-07-22 Fujikura Ltd 半導体装置とその製造方法及び電子装置
CN1917149A (zh) * 2003-03-25 2007-02-21 精工爱普生株式会社 半导体器件的制造方法、半导体器件及电子设备
US20080230912A1 (en) * 2007-03-23 2008-09-25 Samsung Electronics Co., Ltd. Wafer-level stack package and method of fabricating the same
US20080303170A1 (en) * 2007-06-07 2008-12-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
US20090008790A1 (en) * 2007-07-02 2009-01-08 Samsung Electronics Co., Ltd. Semiconductor device having through electrode and method of fabricating the same
CN101859716A (zh) * 2009-04-03 2010-10-13 三星电子株式会社 半导体装置及其制造方法以及包括该半导体装置的***
CN102074544A (zh) * 2009-10-22 2011-05-25 台湾积体电路制造股份有限公司 具有虚拟结构的硅通孔及其形成方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943490A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 硅通孔绝缘层制备方法
CN103943490B (zh) * 2014-05-08 2017-01-18 上海华力微电子有限公司 硅通孔绝缘层制备方法
CN105280592A (zh) * 2014-07-16 2016-01-27 爱思开海力士有限公司 半导体器件
WO2021253513A1 (zh) * 2020-06-18 2021-12-23 复旦大学 一种用于三维集成电路封装的硅通孔结构及其制造方法
CN111769076B (zh) * 2020-06-18 2022-04-12 复旦大学 一种用于2.5d封装的tsv转接板及其制备方法
CN111769078A (zh) * 2020-06-18 2020-10-13 复旦大学 一种用于***级封装的tsv无源转接板制备方法
CN111769075A (zh) * 2020-06-18 2020-10-13 复旦大学 一种用于***级封装的tsv无源转接板及其制造方法
US11887912B2 (en) 2020-06-18 2024-01-30 Fudan University Through silicon via structure for three-dimensional integrated circuit packaging and manufacturing method thereof
CN111769076A (zh) * 2020-06-18 2020-10-13 复旦大学 一种用于2.5d封装的tsv转接板及其制备方法
CN111769075B (zh) * 2020-06-18 2022-04-12 复旦大学 一种用于***级封装的tsv无源转接板及其制造方法
CN111769077A (zh) * 2020-06-18 2020-10-13 复旦大学 一种用于三维集成电路封装的硅通孔结构及其制造方法
CN111769078B (zh) * 2020-06-18 2022-04-12 复旦大学 一种用于***级封装的tsv无源转接板制备方法
CN111900127A (zh) * 2020-07-01 2020-11-06 复旦大学 一种用于三维***级封装的tsv无源转接板制备方法
CN111883479B (zh) * 2020-07-01 2022-04-08 复旦大学 一种用于***级封装的tsv有源转接板制备方法
CN112038285B (zh) * 2020-07-01 2022-04-08 复旦大学 一种用于三维封装的Si/SiGe通孔有源转接板的制备方法
CN111900127B (zh) * 2020-07-01 2022-04-08 复旦大学 一种用于三维***级封装的tsv无源转接板制备方法
CN112038285A (zh) * 2020-07-01 2020-12-04 复旦大学 一种用于三维封装的Si/SiGe通孔有源转接板的制备方法
CN111883479A (zh) * 2020-07-01 2020-11-03 复旦大学 一种用于***级封装的tsv有源转接板制备方法
CN114551338A (zh) * 2020-11-24 2022-05-27 豪威科技股份有限公司 具有掩埋金属焊盘的半导体器件及其制造方法
WO2024093025A1 (zh) * 2022-11-04 2024-05-10 长鑫存储技术有限公司 半导体互连结构及其形成方法、半导体封装结构

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Publication number Publication date
US20130313722A1 (en) 2013-11-28
JP2013243348A (ja) 2013-12-05
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