CN103390071A - 一种可重构算子阵列的层次化互连结构 - Google Patents

Abstract

本发明公开一种可重构算子阵列的层次化互连结构，包括实现全局互连的通用开关矩阵、实现局部互连的输入多路选择器及实现内部逻辑与I0互连的IO通用开关矩阵。通用开关矩阵实现通用开关矩阵之间以及与可重构算子之间的连接；输入多路选择器实现可重构算子与邻近可重构算子之间的连接；局部互连还包含进位链和移位链；IO通用开关矩阵完成阵列结构内部逻辑与IO的连接。所述层次化互连结构中包含两种互连线段，一种为行为一致的线组，位宽大于1bit；一种为1bit的独立线段。本发明的这种可重构算子阵列的层次化互连结构，结构规整，易于扩展，同时两种类型的互连线段满足互连的灵活性，提高了互连速度，节省配置信息，减少互连面积。

Description

一种可重构算子阵列的层次化互连结构

【技术领域】

本发明涉及集成电路设计领域，具体涉及一种可重构算子阵列的层次化互连结构。

【背景技术】

FPGA可编程实现不同功能，能够弥补CPU处理速度慢和ASIC灵活性差的不足，随着工艺的进步和结构的优化，目前FPGA已经成为与CPU、DSP、存储器同等重要的IC器件，在通信领域、消费电子领域、国防、航空航天等领域中被广泛应用。同时，在可预见的未来，FPGA的优势将继续保持，且被越来越多的领域所接受，具有很强的生命力。

当前FPGA的结构均基于SRAM编程方式，可编程逻辑单元采用LUT(Lookup Table，查找表)构建，基于布尔逻辑的映射方法。这种结构单元粒度小，对互连资源的需求大，当前FPGA中互连资源面积占芯片面积约70％左右，互连延迟在50％～60％，同时无法进行有效的功耗管理。然而，FPGA可编程的特性和较低的开发成本，使用户愿意牺牲面积和功耗而采用FPGA。FPGA的供应商只有少数几家公司，如Xilinx、Altera、Lattice、Actel、Atmel等，这些公司通过大量专利垄断了FPGA的研究和发展。

随着集成电路工艺进入45nm以后，新应用不断兴起，如云计算、3D图像处理、4G通信等，用户对设计效率、速度和功耗有了更高的需求，FPGA的研究也在不断探索新的结构和实现方式，以解决设计效率、速度、面积和功耗管理的不足。从FPGA厂商Xilinx和Altera公司的产品也可以得知，FPGA结构在向着多元化发展，其单元向更大粒度的结构演变。研究新型FPGA结构是可重构阵列结构发展的趋势，具有重要的学术意义和应用价值。

如图1所示为现有技术中一种基于可重构算子的阵列结构。该结构的逻辑资源由多种可重构算子组成。所述可重构算子的功能可配置，可分成功能算子和时序算子两种。所述功能算子包含运算类算子、多路选择器算子、控制器算子，功能算子实现组合逻辑；所述时序算子包含寄存器算子、存储器算子，可被时钟网络驱动。所述可重构算子阵列结构具有可编程的特性，与FPGA一样可将任意的设计加载至可重构算子阵列结构中，同时大量运算、存储资源可满足数字信号处理等领域的需求。本专利根据可重构算子阵列结构的特性提出适用于该结构的一种层次化的互连结构。

【发明内容】

本发明的目的是提供一种适用于能够通过反复编程支持不同应用的可重构算子阵列结构的层次化互连结构，具有易扩展、速度快、面积小的特点，在特定应用领域替代FPGA。

为实现上述目的，本发明提供一种可重构算子阵列的层次化互连结构，包括实现全局互连的通用开关矩阵GSM(General Switch Matrix)、实现局部互连的输入多路选择器IM(Input Mux)以及实现内部逻辑与IO互连的通用开关矩阵IOGSM(Input and Output GSM)。所述局部互连中还包含进位链和移位链。

所述可重构算子阵列中包含算术类算子、逻辑类算子、移位类算子、DSP类算子、多路选择器算子、控制器算子、寄存器算子和存储器算子。所述算子单元都可进行功能配置。

所述层次化互连结构中，支持两种类型的互连线段，一种是线组类型的互连线段，线组内所有线段的行为一致，线组的宽度根据应用领域不同可以不同，大于1bit；另一种为独立的宽度为1bit的线段，支持灵活的互连需求。

所述全局互连结构GSM包括互连单元和配置单元。互连单元实现与一个可重构算子，以及上、下、左、右四个方向的GSM或者IOGSM互连。配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能。

所述GSM与可重构算子一一对应，GSM将来自全局互连资源的信息送入可重构算子的输入，并将可重构算子的输出信息送到全局互连资源中。

所述局部互连结构IM包括互连单元和配置单元。互连单元实现一个可重构算子与其邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子之间的互连，以及与全局互连结构GSM的互连。局部互连结构IM的每一个输出，即可重构算子的输入，来自于以上9个方向的任何一个同类型互连线段的输入。配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能。

所述IM单元与可重构算子的每个输入一一对应，负责将来自全局互连资源的信息，或者邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子的输出送到该可重构算子的输入。

所述局部互连结构中还包含算术类可重构算子的进位链和移位类可重构算子的移位链。所述进位链，根据算术类可重构算子的成列分布，从上往下级联。所述移位链，根据移位类可重构算子的成列分布，从上往下级联。

所述IO互连结构IOGSM包括互连单元和配置单元。互连单元实现一个或者多个I/O单元与内部逻辑、IOGSM之间的互连。配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能。

所述IOGSM分布在***，环绕内部逻辑，将来自IO的数据送到内部逻辑进行处理，将来自内部逻辑的数据送到IO。

本发明的有益效果是：

1.提出的层次化互连结构，层次结构清晰。全局互连结构搭建起总的互连框架，局部互连结构依据局部性原理，实现邻近可重构算子的快速连接，IO互连结构完成内部逻辑与***IO的连接，整个互连资源结构规整，易于扩展。

2.提出的全局互连结构和局部互连结构，功能相辅相成，可高效率、低延时地完成局部数据通信和远距离数据通信。

3.在提出的层次化互连结构中，支持两种类型的互连线段：具有相同行为的线组和独立线段，支持灵活的互连需求。

4.在提出的层次化互连结构中，支持的线组类型互连线段，对其可进行统一配置，节省了配置信息，减少了互连面积。

【附图说明】

图1为一种可重构算子阵列结构的实施例；

图2为一种可重构算子阵列结构的层次化互连结构的实施例；

图3为一种层次化互连结构的内部结构的实施例；

图4为一种基于全局互连结构GSM进行连接的实施例；

图5为一种全局互连结构GSM的实施例1；

图6为一种全局互连结构GSM的实施例2；

图7为一种局部互连的连接实施例；

图8为一种局部互连结构IM的实施例；

图9为一种进位链和移位链连接的实施例；

图10为一种IO互连结构IOGSM的实施例；

图11为一种具有层次化互连结构的可重构算子阵列结构的实施例。

【具体实施方式】

本申请的特征及优点将通过实施例，结合附图进行说明。

本发明提出一种可重构算子阵列的层次化互连结构，包括实现全局互连的通用开关矩阵GSM(General Switch Matrix)、实现局部互连的输入多路选择器IM(Input Mux)以及实现内部逻辑与IO互连的通用开关矩阵IOGSM(Input and Output GSM)。所述GSM实现GSM之间、GSM与可重构算子之间的连接；IM实现可重构算子与邻近算子之间的连接；所述局部互连还包含进位链和移位链；IOGSM完成可重构算子阵列结构内部逻辑与IO的互连。所述层次化互连结构中包含两种互连线段，一种为行为一致的线组，位宽大于1bit；一种为1bit的独立线段。本发明的这种可重构算子阵列的层次化互连结构，结构规整，易于扩展，同时两种类型的互连线段满足互连的灵活性，还提高了互连速度，节省配置信息，减少互连面积

图1给出了一种可重构算子阵列的实施例，100为一个可重构算子阵列结构，包括逻辑资源和互连资源。逻辑资源由算术类算子101、逻辑类算子102、移位类算子103、dsp类算子104、多路选择器算子105、控制器算子106、寄存器算子107、存储器算子108组成，各类算子按照类型以列为一组，横向放置不同类别的可重构算子列组，可实现不同规模的可重构算子阵列结构。如图1中所示，第一列为算术类算子组，第二列为逻辑类算子组，第四列为移位类算子组，第五列为寄存器算子组，第七列为dsp类算子组，第九列为多路选择器算子组，第十列为控制器算子组，第十三列为存储器算子组。在100的最***分布着IO单元109。在可重构算子和IO单元的周围分布着丰富的可配置互连资源，支持所有可重构算子之间以及内部逻辑与IO单元之间的互连。

图2给出了一种可重构算子阵列的层次化互连结构实施例，201为可重构算子，202为***的IO单元，203为全局互连结构GSM，204为局部互连结构IM，205为IO互连结构IOGSM。如图2所示，所述GSM与可重构算子按列间隔分布，与可重构算子一一对应，GSM将来自全局互连资源的信息送入可重构算子的输入，并将可重构算子的输出信息送到全局互连资源中。所述IM单元与可重构算子的每个输入一一对应，负责将来自全局互连资源的信息，或者邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子的输出送到该可重构算子的输入。所述IOGSM分布在***，环绕内部逻辑，将来自I O的数据送到内部逻辑进行处理，将来自内部逻辑的数据送到IO。

图3给出了一种层次化互连结构的内部结构的实施例，301为互连结构，302为互连单元，303为配置单元。所述全局互连结构GSM的互连单元实现与一个可重构算子，以及上、下、左、右四个方向的GSM或者IOGSM互连。所述局部互连结构IM的互连单元实现一个可重构算子与其邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子之间的互连，以及与全局互连结构GSM的互连。局部互连结构IM的每一个输出，即可重构算子的输入，来自于以上9个方向的任何一个同类型互连线段的输入。所述IO互连结构IOGSM的互连单元实现一个或者多个I/O单元与内部逻辑、IOGSM之间的互连。配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能。

图4给出了一种基于全局互连结构GSM进行连接的实施例，可重构算子401要完成与可重构算子402的数据通信，需要完成以下三个步骤：

1.可重构算子401将准备好的数据接入全局互连结构GSM403；

2.数据由GSM403经过若干的GSM到达GSM404；

3.数据由全局互连结构GSM404送入可重构算子402。

通过上面三步即可完成两个可重构算子之间的互连，其中第二步中经过的GSM根据实际布线情况而定。

图5给出了一种全局互连结构GSM的实施例，所述GSM是负责可重构算子与GSM，GSM与GSM/IOGSM之间的连接。在具体的应用中给出了两种实施例，如图5所示，(a)是包含可重构算子与GSM，GSM与GSM/IOGSM之间的连接。其中，与可重构算子之间的输入输出连线数目由可重构算子的输入输出决定，例如，寄存器类可重构算子有一个线组输入、一个独立线段输入和一个线组输出；与GSM/IOGSM的输入和输出连线数目相等，具体值可根据布线需求不同而改变。(b)是只包含GSM与GSM/IOGSM之间的连接。一般情况下这种GSM是由可重构算子阵列结构中的大面积算子单元引起的，例如DSP类可重构算子和存储类算子。

图6给出了一种全局互连结构GSM的实施例，所述GSM每个方向上的输出可以来自于任何其他方向的同类型线组或者独立线段的输入，内部实现全连通。连接采用多路选择器MUX的实现方式。如图6所示，601是右边一个线组输出的连接结构，其详细结构602根据配置单元提供的配置信息选择来自于其他方向的一个输入线组进行输出；603是右边一个独立线段输出的连接结构，其详细结构604根据配置单元提供的配置信息选择来自于其他方向的输入独立线段进行输出。

图7给出了一种局部互连的连接实施例，可重构算子701，可以直接与邻近的上、下、左、右、左上、左下、右上和右下八个方向的可重构算子连接，具体如图7中所示的可重构算子702、703、704、705、706、707、708和709。

图8给出了一种局部互连结构IM的实施例，所述IM单元802与可重构算子801的每个输入一一对应，负责将来自全局互连资源803的信息，或者邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子的输出送到该可重构算子的输入。IM单元802的输入连线数目由相邻8个方向的可重构算子的同类型输出连线数目和来自全局互连结构GSM的输出决定。

图9给出了一种进位链和移位链连接的实施例，所述算术类可重构算子的进位链和移位类可重构算子的移位链，根据可重构算子的成列分布，从上往下级联，提高了互连速度。

图10给出了一种IO互连结构IOGSM的实施例，所述IOGSM实现一个或者多个I/O单元与内部逻辑、IOGSM之间的互连。IOGSM与内部逻辑互连的输入和输出连线数目相等，根据内部逻辑的布线数目而确定，与相邻IOGSM互连的输入和输出连线数目相等，具体值根据IO布线需求不同而改变。其中，每个方向上的输出可以来自于任何其他方向的同类型线组或者独立线段的输入，内部实现全连通。所述IOGSM分布在***，环绕内部逻辑，将来自IO的数据送到内部逻辑进行处理，将来自内部逻辑的数据送到IO。

图11给出了一种具有层次化互连结构的可重构算子阵列结构的实施例，1101是算术类算子，1102是逻辑类算子，1103是移位类算子，1104是DSP类算子，1105是寄存器类算子，1106是存储类算子，可重构算子的分布与图1相对应。1107是实现算子与GSM、GSM之间连接的全局互连结构GSM，1112是只实现GSM之间连接的全局互连结构GSM，这两类GSM都分布在DSP类可重构算子和存储类算子的周围，如图中1113和1114。1108是局部互连结构IM，完成可重构算子与邻近8个方向的可重构算子的互连及与全局互连结构的连接。1110是进位链的局部级联，1111是移位链的局部级联。1109是与1个IO单元互连的IOGSM，1115是与两个IO单元互连的IOGSM，1116是与5个IO单元互连的IOGSM。

所述一种可重构算子阵列的层次化互连结构提供给可重构算子阵列丰富的互连资源，可以支持所有类型可重构算子的互连需求，实现可重构算子之间或者可重构算子与***IO单元的快速连接。在配置时钟的驱动下，对具有配置特性的可重构算子和互连资源进行功能配置，即可实现某一特定应用的硬件***。当阵列结构中每个可重构算子的功能以及全局互连结构GSM、局部互连结构IM和IO互连结构IOGSM的功能配置完成时，阵列结构将固定实现某种特定的功能；当阵列结构中每个可重构算子的功能以及全局互连结构GSM、局部互连结构IM和IO互连结构IOGSM的功能重新配置后，阵列结构实现的功能也相应地发生变化。

而每个可重构算子的功能以及全局互连结构GSM、局部互连结构IM和IO互连结构IOGSM的功能配置生成可以借助于综合器实现，通常实现的方式是这样的：设计人员采用RTL级的硬件描述语言进行设计描述，综合器将这种描述经过编译、转换等一系列操作转化为可加载到阵列结构中的配置信息，将该配置信息加载至阵列结构中，对每个可重构算子的功能以及全局互连结构GSM、局部互连结构IM和IO互连结构IOGSM的功能进行配置，从而使阵列结构成为实现上述描述功能的硬件电路。

这种能够通过反复编程支持不同应用的可重构算子阵列的层次化互连结构，具有易扩展、速度快的特点，同时互连配置信息少，互连结构面积减少，可以实现在特定应用领域替代FPGA的目的。

以上内容是结合实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种可重构算子阵列的层次化互连结构，包括实现全局互连的通用开关矩阵GSM(General Switch Matrix)、实现局部互连的输入多路选择器IM(Input Mux)以及实现内部逻辑与IO互连的IO通用开关矩阵IOGSM(Input and Output GSM)。所述局部互连中还包含进位链和移位链。

2.如权利要求1所述的一种可重构算子阵列的层次化互连结构，其特征在于：所述结构中的可重构算子的功能可配置，分为算术类算子、逻辑类算子、移位类算子、DSP类算子、多路选择器算子、控制器算子、寄存器算子和存储器算子。

3.如权利要求1所述的一种可重构算子阵列的层次化互连结构，其特征在于：所述结构中支持两种类型的互连线段，一种是线组类型的互连线段，线组内所有线段的行为一致，线组的宽度根据应用领域不同可以不同，大于1bit；另一种为独立的宽度为1bit的线段，支持灵活的互连需求。

4.如权利要求1所述的一种可重构算子阵列的层次化互连结构，其特征在于：

所述结构中的全局互连结构GSM包括互连单元和配置单元。

所述互连单元实现与一个可重构算子，以及上、下、左、右四个方向的GSM或者IOGSM互连；

所述配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能；

所述GSM与可重构算子一一对应，GSM将来自全局互连资源的信息送到可重构算子的输入，并将可重构算子的输出信息送到全局互连资源中。

5.如权利要求1所述的一种可重构算子阵列的层次化互连结构，其特征在于：

所述结构中的局部互连结构IM包括互连单元和配置单元；

所述互连单元实现一个可重构算子与其邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子之间的互连，以及与全局互连结构 GSM的互连；

所述配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能；

所述结构中的局部互连结构IM与可重构算子的每个输入一一对应，负责将来自全局互连资源的信息，或者邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子的输出送到该可重构算子的输入。

6.如权利要求1所述的一种可重构算子阵列的层次化互连结构，其特征在于：

所述局部互连结构中的进位链存在于算术类可重构算子的接口中，根据算术类可重构算子的成列分布，从上往下级联；

所述局部互连结构中的移位链存在于移位类可重构算子的接口中，根据移位类可重构算子的成列分布，从上往下级联。

7.如权利要求1所述的一种可重构算子阵列的层次化互连结构，其特征在于：

所述IO互连结构IOGSM包括互连单元和配置单元；

所述互连单元实现一个或者多个I/O单元与内部逻辑、IOGSM之间的互连；

所述配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能；

所述IOGSM分布在***，环绕内部逻辑，将来自IO的数据送到内部逻辑进行处理，将来自内部逻辑的数据送到IO。 

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