CN103383927A - 半导体封装及其形成方法 - Google Patents

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Abstract

发明构思提供了半导体封装及其形成方法。该半导体封装包括覆盖半导体芯片的至少一个侧壁的缓冲层。缓冲层被模制层覆盖。因此，可改善半导体封装的可靠性。

Description

半导体封装及其形成方法
技术领域
发明构思涉及半导体封装及其形成方法。
背景技术
传统上，电子工业期望具有低制造成本的更小且更轻的半导体封装。此外，已经开发了许多种半导体封装以在各种应用中使用。例如，可以通过在印刷电路板（PCB）上安装半导体芯片、执行模制工艺、然后将焊球接合到PCB的底部而形成球栅阵列（BGA）封装。BGA封装通常需要模制工艺和PCB，使得难以减小BGA封装的厚度。
已经提出了晶片级封装（WLP），用于处理BGA封装的上述缺点。在WLP封装中，再分布层可以形成在半导体芯片的底部上。在WLP封装中可以不需要模制工艺和PCB。因此，WLP封装可以利用简单工艺形成，具有减小的厚度。然而，由于WLP封装的尺寸非常小，所以WLP封装会存在其他的问题。
发明内容
在一些实施方式中，半导体封装包括第一半导体芯片，该第一半导体芯片包括彼此相反的第一表面和第二表面。第一半导体芯片具有第一导电图案和覆盖第一表面且具有开口以暴露第一导电图案的第一钝化层。该半导体封装还包括：缓冲层，覆盖第一半导体芯片的顶表面和侧壁；模制层，覆盖缓冲层；和第一再分布层，设置在第一钝化层的底表面上。第一再分布层电连接到第一导电图案。
在一些实施方式中，第一再分布层可与第一钝化层直接接触。
在一些实施方式中，半导体封装包括：半导体芯片，包括彼此相反的第一表面和第二表面，半导体芯片具有导电图案和钝化层，钝化层覆盖第一表面且具有暴露导电图案的开口；缓冲层，基本上覆盖半导体芯片的整个侧壁；模制层，覆盖缓冲层；以及再分布层，设置在钝化层的底表面上，再分布层电连接到导电图案。
在一些实施方式中，半导体封装包括：半导体芯片，具有焊盘；钝化层，形成在半导体芯片上，钝化层具有暴露出焊盘的开口；缓冲层，覆盖半导体芯片；模制层，覆盖缓冲层；以及再分布层，电连接到焊盘，其中再分布层与钝化层直接接触。
在一些实施方式中，半导体封装的形成方法包括：将包括第一导电图案的第一半导体芯片放置在载体上；形成覆盖第一半导体芯片的顶表面和侧壁的缓冲层；在缓冲层上形成模制层；使第一半导体芯片与载体分离；以及在第一半导体芯片的底表面上形成电连接到第一导电图案的第一再分布层。
在一些实施方式中，半导体封装的形成方法包括：在载体上放置多个半导体芯片，每个半导体芯片包括具有开口以暴露焊盘的钝化层；用缓冲层涂敷多个半导体芯片，使得多个半导体芯片的基本上所有侧壁被缓冲层覆盖；形成位于缓冲层上的模制层；以及形成电连接到多个半导体芯片中相应的一个的焊盘的再分布层。
附图说明
考虑到附图和随后的详细描述，发明构思将变得更明显。
图1是示出根据发明构思的第一实施例的半导体封装的截面图；
图2和图3是图1的部分“A”的放大视图；
图4至图11是示出图1的半导体封装的形成方法的截面图；
图12是示出图1的半导体封装的变型示例的截面图；
图13是示出根据发明构思的第二实施例的半导体封装的截面图；
图14至图19是示出图13的半导体封装的形成方法的截面图；
图20是示出根据发明构思的第三实施例的半导体封装的截面图；
图21至图25是示出图20的半导体封装的形成方法的截面图；
图26和图27是示出图20的半导体封装的变型示例的截面图；
图28是示出根据发明构思的第四实施例的半导体封装的截面图；
图29是示出包括根据发明构思实施例的半导体封装的封装模块示例的示意图；
图30是示出包括根据发明构思实施例的半导体封装的电子装置示例的示意框图；以及
图31是示出包括根据发明构思实施例的半导体封装的存储***示例的示意框图。
具体实施方式
现在将参考附图更充分地描述本发明构思，在附图中示出发明构思的示范实施例。通过参考附图将在以下更详细地描述的示范实施例，发明构思的优点和特征以及实现这些优点和特征的方法将变得明显。然而，应当注意，发明构思不限于以下的示范实施例，而是可以以各种形式实现。因此，提供示范实施例仅用于公开发明构思并让本领域技术人员了解发明构思的种类。在附图中，发明构思的实施例不限于在此提供的具体示例，并且为了清楚而被夸大。
在此使用的术语仅用于描述具体的实施例而不旨在限制发明。如这里所用，单数形式也旨在包括复数形式，除非上下文清楚地指示另外的意思。如这里所用，术语“和/或”包括相关列举项目中的一个或多个的任意和所有组合。应当理解的是，当元件被称为“连接到”或“耦接到”另一元件时，它可以直接连接或耦接到另一元件或者可以存在中间元件。
相似地，将理解的是，当诸如层、区域或基板的元件被称为在另一元件“上”时，它可以直接在另一元件上或者可以存在中间元件。相反，术语“直接”意味着不存在中间元件。可以进一步理解当在此使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组分的存在，但是不排除存在或添加一个或更多其他特征、整体、步骤、操作、元件、组分和/或其组。
另外，以截面图作为发明构思的理想示范性视图来描述在详细描述中的实施例。因此，示范性视图的形状可以根据制造技术和/或容许误差而改变。因此，发明构思实施例不限于示范性视图中示出的具体形状，但是可以包括根据制造工艺可能产生的其他形状。附图中例示的区域具有一般的性能，并且用来示出元件的具体形状。因此，不应该理解为限制发明构思的范围。
可以理解虽然术语第一、第二和第三等可以用于此来描述各种元件，但是这些元件应不受这些术语限制。这些术语只用于区分一个元件与其他元件。因此，在某些实施方式中的第一元件可以在其他实施方式中被称为第二元件，而不背离本发明的教导。在此解释和说明的发明构思的方面的示范性实施方式包括它们的互补对应物。通篇说明书中相同的参考数字或相同的参考标记指代相同的元件。
此外，参考横截面图示和/或平面图示在这里描述了示范性实施例，该图示是理想的示范性图示。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，示范性实施例不应解释为限于这里所示的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的蚀刻区将通常具有圆化或弯曲的特征。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出器件的区域的真实形状且不旨在限制示范性实施例的范围。
[第一实施方式]
图1是示出根据发明构思的第一实施例的半导体封装的截面图。图2和图3是图1的部分“A”的放大视图。
参考图1、2和3，根据第一实施例的半导体封装100包括半导体芯片10。半导体芯片10包括彼此相反的第一表面10a和第二表面10b。例如，第一表面10a可以是半导体芯片10的底表面，第二表面10b可以是半导体芯片10的顶表面。半导体芯片10可以包括在第一表面10a暴露的导电垫（或焊盘）12。半导体芯片10可以是各种存储芯片和各种逻辑芯片中的一个。第一钝化层14可以覆盖半导体芯片10的第一表面10a。例如，第一钝化层14可以是例如硅氮化物层14a和聚酰亚胺层14b的双层。第一钝化层14也可以由其他适当的材料形成，诸如硅氧化物-氮化物层。缓冲层16可以覆盖半导体芯片10的侧壁和顶表面10b。模制层18可以覆盖缓冲层16。缓冲层16的底表面可以设置在与第一钝化层14的底表面基本相同的水平，如图2所示。备选地，缓冲层16的底表面可以设置在比第一钝化层14的底表面高的水平，如图3所示。在一个实施例中，缓冲层16可以设置在半导体芯片10的顶表面10b与模制层18之间。
再分布图案24可以设置在第一钝化层14下面。再分布图案24穿过第一钝化层14以电连接到导电垫12。再分布图案24延伸以靠近缓冲层16的底表面。
在再分布图案24与第一钝化层14之间、在再分布图案24与缓冲层16之间、以及在再分布图案24与导电垫12之间可以设置籽晶层图案20。例示再分布图案24和籽晶层图案20可以由诸如铜、镍和/或锡的金属形成。
在一些实施方式中，籽晶层图案20和再分布图案24可以共同地形成再分布层25。在此情况下，再分布层25可以是包括籽金属和镀敷金属的双层。在另一实施方式中，再分布层25可以形成为单层。
在一个实施例中，再分布层25可以与缓冲层16的底表面接触（例如，直接接触）。在另一实施方式中，再分布层25也可以与第一钝化层14接触（例如，直接接触）。
第二钝化层26可以局部地覆盖再分布图案24，可以暴露再分布图案24的接合（电耦接）外部端子（诸如焊球28）的区域。第二钝化层26可以与缓冲层16的底表面接触。例如，第二钝化层26可以由聚合物层诸如聚酰亚胺层形成。焊球28接合到再分布图案24的底表面。
在一些实施方式中，第二钝化层26可以覆盖第一钝化层14的底表面、缓冲层16以及一部分再分布层25。
在一些实施方式中，第二钝化层26可以包括与第一钝化层14和缓冲层16相同的材料。
根据第一实施例的半导体封装可以是所谓的扇出晶片级封装（FO-WLP）。在扇出型封装中，外部接触垫和/或导体轨道中的至少一些横向地位于半导体芯片的外形之外或者至少交叉半导体芯片的外形，该导体轨道将半导体芯片电连接到外部接触垫。因此，在扇出型封装中，半导体芯片的封装的***外部分能用于将该封装电接合到外部装置。围绕半导体芯片的封装的该外部分有效地扩大了封装的与半导体芯片的占地面积有关的接触区域。
模制层18可以包括有机材料，诸如，环氧基聚合物层和填料颗粒。硅石或矾土可以用作填料颗粒。在一些实施方式中，模制层18可以具有在约85%至约92%范围的填料含量。模制层18可以具有适当的热膨胀系数和适当的弹性系数，以抑制整个半导体封装100的翘曲。用于抑制翘曲的模制层18的适当的热膨胀系数可以在约7ppm/°C到约20ppm/°C的范围。具体地，模制层18的适当的热膨胀系数可以是约7ppm/°C。用于抑制翘曲的模制层18的弹性系数可以在约20GPa到约25GPa的范围。另一方面，半导体芯片10的热膨胀系数可以在约3ppm/°C至约4ppm/°C的范围。缓冲层16可以具有不同于模制层18的物理性能。除了别的以外，这种物理性能可以是介电常数、粘着强度、挠性、热膨胀系数和弹性系数。在一个实施例中，缓冲层16可以由介电材料形成，该介电材料不同于形成模制层18的材料。
缓冲层16可以减轻由半导体芯片10和模制层18的物理性能之间的差异所引起的应力。为了减轻应力，缓冲层16可以具有适当的热膨胀系数和适当的弹性系数。缓冲层16的热膨胀系数可以在约50ppm/°C至约150ppm/°C的范围。具体地，缓冲层16的热膨胀系数可以在约50ppm/°C至约100ppm/°C的范围。缓冲层16的弹性系数可以在约1GPa至约4GPa的范围。另外，缓冲层16可以具有感光性。感光树脂层可以用作缓冲层16。具体地，感光的聚酰亚胺基聚合物层，例如，感光的聚酰亚胺（PSPI），可以用作缓冲层16。缓冲层16可以包括与第一钝化层14相同的材料。备选地，缓冲层16可以由非感光聚合物材料形成，诸如非感光聚酰亚胺。
如果不存在发明构思的缓冲层16，则由于半导体芯片10和模制层18的物理性能之间的差异可能发生与半导体封装的可靠性有关的各种问题。例如，由于半导体芯片10和模制层18的物理性能之间的差异，应力可能发生在模制层18和半导体芯片10之间。应力可能集中于半导体芯片10的侧壁。因此，半导体芯片10的侧壁与模制层18之间的间隔会加宽，或者半导体封装会翘曲。另外，通过半导体封装的翘曲会恶化板级可靠性，使得在接合到板基板（board substrate）的焊球处可能发生接合裂缝。然而，根据发明构思的一些实施方式，缓冲层16设置在模制层18与半导体芯片10的至少一个侧壁之间，以减轻由半导体芯片10和模制层18的物理性能之间的差异所引起的应力。因此，能够解决由该应力所引起的问题。
根据一个实施方式，模制层18可以例如通过缓冲层16而与第一钝化层14间隔开。在另一个实施方式中，第二钝化层26可以例如通过缓冲层16而与模制层18间隔开。
在一些实施方式中，缓冲层16的侧壁16a和模制层18的侧壁18a基本上彼此竖直对准，如图1所示。结果，缓冲层的侧壁16a和模制层18的侧壁18a形成封装100的外部侧壁。
图4至图11是示出图1的半导体封装的形成方法的截面图。
参考图4，半导体芯片10接合到载体1，粘合层3在其间。载体1可以由诸如玻璃、塑料和金属的各种材料中的至少一种形成。粘合层3可以是双面胶带或粘合剂。如果粘合层3是双面胶带，则粘合层3可以通过利用真空的层压工艺接合到载体1。如果粘合层3是粘合剂，则粘合层3可以通过喷墨工艺、印刷工艺和/或涂覆工艺形成在载体1上。每个半导体芯片10包括彼此相反的第一表面10a和第二表面10b以及导电垫12。第一钝化层14覆盖第一表面10a。第一钝化层14可以具有暴露出一部分导电垫12的开口13。第一钝化层14可以与粘合层3接触。
参考图5，缓冲层16可以形成在其上接合有半导体芯片10的载体1上。缓冲层16覆盖半导体芯片10和粘合层3。缓冲层16可以通过涂覆工艺形成在半导体芯片10和粘合层3上。例如，缓冲层16可以由聚酰亚胺基聚合物层形成。缓冲层16可以在大气压力下形成。
参考图6，模制层18形成在缓冲层16上。为了形成模制层18，载体1可以被***模制层模框架中，然后模制层溶液可以从顶部注入到模制层模框架中。为了减少在模制层18中的空隙的形成，可以在模制层模框架的与模制层溶液通过其注入的区域相反的区域上提供真空或减压。
此时，在没有缓冲层16的情况下，通过注入模制层溶液会将应力诱导到半导体芯片10的顶表面上。另外，模制层溶液可能侵入在半导体芯片10的底表面10a下面的区域。因此，导电垫12可能被污染，导电垫12可能被模制层覆盖，或者可能引起整个半导体芯片被模制层18围绕的浸泡问题。此外，在形成模制层18的工艺期间，通过模制层溶液的流动会使半导体芯片扭曲或者旋转。然而，根据发明构思的一些实施方式，在形成缓冲层16之后形成模制层18。因此，模制层18没有侵入半导体芯片10的底表面10a。另外，能够减少或防止浸泡问题和/或旋转问题。
此外，由于在大气压力下执行形成缓冲层16的工艺，所以能够基本上减少浸泡问题和/或旋转问题。因此，将半导体芯片10深深地按压或固定到粘合层3中可能不是必须的。因而，不会发生缓冲层16的底表面与第一钝化层14的底表面之间的高度差，或者该高度差可能相对小。因此，后续的再分布图案可以直接形成在缓冲层16和第一钝化层14的底表面上。因此，可以不需要额外的绝缘层形成工艺和蚀刻工艺。详细地，在现有技术中，在在钝化层上形成再分布层之前，诸如PSPI的绝缘层典型地形成在模制层和具有钝化层的半导体芯片上方。然而，在本申请的一些实施方式中，能够略过这样的附加工艺步骤并且再分布层能够直接形成在钝化层上，这能够显著地降低制造成本和简化整个装配工艺。
参考图7，载体1与半导体芯片10分离。如果粘合层3是双面胶带，则用于提供例如约170°C或更高温度的热量可以被供应到双面胶带。因此，双面胶带可能失去粘附强度，使得它可能与载体1分离。备选地，如果载体1由玻璃形成，紫外线可以辐照到载体1的背侧，以使得双面胶带可以***以失去粘附强度。因此，粘合层3可以与载体1分离。在其他实施方式中，粘合层3可以使用化学制品来溶解以被去除。因此，第一钝化层14和缓冲层16的底表面被暴露。参考图8，与载体1分离的半导体芯片10被翻转，使得第一表面10a面朝上。
然后，籽晶层图案20可以形成在半导体芯片10的第一钝化层14和缓冲层16的顶表面上。籽晶层图案20可以通过沉积工艺形成。
在一些实施方式中，籽晶层图案20可以使用从由镂空版印刷工艺（stencil printing process）、丝网印刷工艺、喷墨印刷工艺、压印工艺、胶印（offset printing process）工艺组成的组中选出的软光刻工艺形成。
籽晶层图案20可以与导电垫12接触。籽晶层图案20可以由诸如铜、镍和/或锡的金属形成。限定再分布图案的形状的光致抗蚀剂图案22可以形成在籽晶层20上。光致抗蚀剂图案22可以使用光刻工艺形成。再分布图案24例如通过镀敷工艺形成在籽晶层20的没有被光致抗蚀剂图案22覆盖的暴露部分上。参考图9，光致抗蚀剂图案22可以被去除以暴露在光致抗蚀剂图案22下面的籽晶层20。然后，籽晶层20的没有被再分布图案24覆盖的暴露部分利用再分布图案24作为蚀刻掩模而被去除，从而暴露第一钝化层14和缓冲层16。
参考图10，第二钝化层26形成为覆盖部分的再分布图案24和缓冲层16以及在再分布图案24之间的第一钝化层14。第二钝化层26可以由聚酰亚胺基材料形成。焊球28接合到再分布图案24的没有被第二钝化层26覆盖的暴露部分。
参考图11，可以执行切割工艺以切割第二钝化层26、缓冲层16和模制层18。因此，单元半导体封装100彼此分离。因而，可以制造图1的半导体封装100。
图12是示出图1的半导体封装的变型示例的截面图。
参考图12，在根据本变型示例的半导体封装101中，缓冲层16可以基本上覆盖半导体芯片10的整个侧壁而可以不覆盖半导体芯片10的顶表面10b。因此，半导体芯片10的顶表面10b可以与模制层18接触。半导体封装101的其他元件可以与图1的半导体封装100的相应元件相同。
将描述图12的半导体封装101的形成方法。在缓冲层16形成为覆盖半导体芯片10的侧壁和顶表面10b之后，在顶表面10b上的缓冲层16可以被去除以暴露半导体芯片10的顶表面10b。去除在顶表面10b上的缓冲层106可以通过选择性曝光工艺和显影工艺来执行。备选地，去除在顶表面10b上的缓冲层106可以通过平坦化工艺诸如蚀刻工艺来执行。后续的工艺可以如参考图6到11所描述的来执行。
[第二实施方式]
图13是截面图，示出根据发明构思第二实施方式的半导体封装。根据本实施方式的半导体封装102具有包括顺序层叠的多个半导体芯片的扇出晶片级封装结构。
参考图13，根据本实施方式的半导体封装102包括第一半导体芯片10和层叠在第一半导体芯片10上的第二半导体芯片40。第二粘合层30可以设置在第一半导体芯片10与第二半导体芯片40之间。第一半导体芯片10和第二半导体芯片40可以通过第二粘合层30而彼此贴附和固定。第二粘合层30可以是双面胶带或粘合剂。第一导电垫12可以在第一半导体芯片10的底表面处暴露。第一导电垫12可以被第一钝化层14覆盖。第二导电垫42可以在第二半导体芯片40的底表面处暴露。第二导电垫42可以被第二钝化层44覆盖。第一钝化层14可以由与第二钝化层44相同的材料形成。第二导电垫42可以不交叠第一半导体芯片10。第二半导体芯片40的宽度可以大于第一半导体芯片10的宽度。在一个实施方式中，缓冲层16可以覆盖第二半导体芯片40的底表面和至少一个侧壁。在另一实施方式中，缓冲层16可以覆盖第二半导体芯片40的侧壁、顶表面、一部分的底表面以及第一半导体芯片10的侧壁。模制层18可以设置在缓冲层16上。
第一再分布图案24a可以设置在第一钝化层14的底表面上并且穿过第一钝化层14以电连接到第一导电图案12。第二再分布图案24b可以设置在缓冲层16的底表面上并且穿过缓冲层16以电连接到第二导电垫42。第三钝化层26覆盖部分的再分布图案24a和24b以及部分的缓冲层16和第一钝化层14。第一籽晶层20a设置在第一再分布图案24a与第一钝化层14之间以及在第一再分布图案24a与第一导电垫12之间。第一籽晶层20a和第一再分布图案24a也可以共同地称为第一再分布层23。第二籽晶层20b设置在第二再分布图案24b与缓冲层16之间以及在第二再分布图案24b与第二导电垫42之间。第二籽晶层20b和第二再分布图案24b可以共同地称为第二再分布层27。如同在第一实施方式中一样，第一籽晶层20a和第二籽晶层20b可以使用从由镂空版印刷工艺、丝网印刷工艺、喷墨印刷工艺、压印工艺、胶印工艺组成的组中选出的软光刻工艺形成。此外，虽然未图示，第一再分布层23和第二再分布层27可以替换地形成为单层，而不是双层。
第一焊球28a可以接合到没有被第三钝化层26覆盖的暴露的第一再分布图案24a，第二焊球28b可以接合到没有被第三钝化层26覆盖的暴露的第二再分布图案24b。
半导体封装102的其他元件可以与第一实施方式中的半导体封装的相应元件相同/相似。
在本实施方式中，层叠的半导体芯片的数目可以是两个。然而，发明构思不限于此。在其他实施方式中，层叠的半导体芯片的数目可以是三个或更多。
图14至图19是示出图13的半导体封装的形成方法的截面图。
参考图14，第一粘合层3形成在载体1上。第一半导体芯片10可以贴附在第一粘合层3上。第二粘合层30可以形成在第一半导体芯片10的顶表面上，然后第二半导体芯片40贴附在第二粘合层30上。第一导电垫12设置在第一半导体芯片10的底表面处并且被第一钝化层14覆盖。第二导电垫42可以设置在第二半导体芯片40的底表面处并且被第二钝化层44覆盖。当第二半导体芯片40贴附在第二粘合层30上时，第二导电垫42不交叠第一半导体芯片10并因此被暴露。
参考图15，缓冲层16形成在第二半导体芯片40上。缓冲层16覆盖第二半导体芯片40的侧壁、顶表面、一部分的底表面以及第一半导体芯片10的侧壁。如第一实施方式所描述的，缓冲层16可以通过涂敷例如感光树脂溶液并且硬化该涂敷的感光树脂溶液而形成。备选地，根据本申请的一方面，非感光树脂溶液可以用于形成缓冲层16。在这种情况下，光致抗蚀剂层可以形成在硬化的非感光树脂上方，用于图案化该硬化的非感光树脂。本申请的此方面能够应用于本申请中讨论的其他实施方式。在形成缓冲层16之后，模制层18形成在缓冲层16上。
参考图16，载体1与第一半导体芯片10分离。如果第一粘合层3是双面胶带，则用于提供例如约170°C或更高温度的热量可以供应到双面胶带。因此，双面胶带会失去粘附强度，使得第一粘合层3会与载体1分离。此时，第一粘合层3和第二粘合层30的硬化温度可以彼此不同。结果，当第一粘合层3与载体1分离时，第二粘合层30可以不与第一半导体芯片10和第二半导体芯片40分离。
在其他实施方式中，如果载体1由玻璃形成，紫外线可以辐照到载体1的背侧，以使得双面胶带可以***以失去粘附强度。因此，第一粘合层3会与载体1分离。
在其他实施方式中，第一粘合层3可以使用化学制品来溶解以被去除。结果，第一钝化层14和缓冲层16的底表面被暴露。此时，可以保持第二粘合层30的粘附强度。与载体1分离的第一半导体芯片10和第二半导体芯片40可以被翻转。然后具有开口52的掩模图案50形成在翻转的第一和第二半导体芯片10和40的第一钝化层14和缓冲层16的顶表面上。掩模图案50可以由关于缓冲层16具有蚀刻选择性的材料形成。例如，掩模图案50可以由旋涂硬掩模（SOH）层、无定形碳层（ACL）、硅氮化物层、硅氧化物层、硅氮氧化物层、金属氧化物层和光致抗蚀剂中的至少一个形成。开口52可以与第二导电垫42竖直地交叠。
参考图17和图18，缓冲层16使用掩模图案50作为蚀刻掩模被蚀刻以暴露一部分的第二导电垫42。然后，掩模图案50可以被蚀刻以暴露缓冲层16和第一钝化层14的顶表面。因此，开口52可以延伸到缓冲层16，使得开口52也可以形成在缓冲层16中。
参考图19，如参考图8和图9所描述的，可以共形地形成籽晶层（未示出），光致抗蚀剂图案（未示出）可以形成在籽晶层上，然后通过利用选择性暴露的籽晶层的镀敷工艺选择性地形成再分布图案24a和24b。然后，光致抗蚀剂图案（未示出）和在光致抗蚀剂图案下面的籽晶层（未示出）可以被去除以形成籽晶层图案20a和20b。第三钝化层26形成为覆盖部分的再分布图案24a和24b和缓冲层16、以及在再分布图案24a和24b之间的第一钝化层14。第三钝化层26可以由聚酰亚胺基材料形成。焊球28a和28b可以安装在没有被第三钝化层26覆盖的暴露的再分布图案24a和24b上。
随后，可以执行切割工艺以切割第三钝化层26、缓冲层16和模制层18，使得单元半导体封装102彼此分离。因此，可以制造图13的半导体封装102。
[第三实施方式]
图20是截面图，示出根据发明构思第三实施方式的半导体封装。根据第三实施方式的半导体封装105具有包括层叠的扇出晶片级封装的层叠封装结构。
参考图20，根据第三实施方式的半导体封装105包括第一半导体封装103和安装在第一半导体封装103上的第二半导体封装104。
第一半导体封装103包括第一半导体芯片10。第一导电垫12设置在第一半导体芯片10的底表面处并且被第一钝化层14覆盖。第一缓冲层16可以覆盖第一半导体芯片10的侧壁和/或顶表面。第一再分布图案24可以邻近第一钝化层14的底表面和第一缓冲层16的底表面设置。第一再分布图案24电连接到第一导电垫12。第一籽晶层图案20可以设置在第一再分布图案24与第一导电垫12之间、在第一再分布图案24与第一钝化层14之间以及在第一再分布图案24与第一缓冲层16之间。如同在第一实施方式中一样，第一再分布图案24和第一籽晶层图案20可以共同地形成第一再分布层25。此外，第一再分布层25可以形成为单层。
第二钝化层26可以覆盖部分的第一再分布图案24、部分的第一缓冲层16和第一钝化层14。第一焊球28接合到第一再分布图案24的没有被第二钝化层26覆盖的暴露部分。第一模制层18设置在第一缓冲层16上。
通孔64依次穿过第一模制层18和缓冲层16以电连接到第一再分布图案24。贯穿籽晶层图案66可以设置在通孔64与第一模制层18之间、在通孔64与第一缓冲层16之间以及在通孔64与第一籽晶层图案20之间。第二再分布图案70设置在模制层18的顶表面上。第二再分布图案70电连接到通孔64。
第二籽晶层图案68可以设置在第二再分布图案70与模制层18之间以及在第二再分布图案70与通孔64之间。
第三钝化层72可以覆盖一部分第二再分布图案70和模制层18。第三钝化层72可以具有暴露出一部分的第二再分布图案70的开口75。
第二半导体封装104包括第二半导体芯片80。第二导电垫82设置在第二半导体芯片80的底表面处并且被第四钝化层84覆盖。第二缓冲层86覆盖第二半导体芯片80的侧壁和顶表面。在另一实施方式中，第二缓冲层86可以仅覆盖第二半导体芯片80的侧壁（未示出）。第二模制层88覆盖第二缓冲层86。第三再分布图案94邻近第四钝化层84的底表面和第二缓冲层86的底表面设置。第三再分布图案94电连接到第二导电垫82。
第三籽晶层图案90可以设置在第三再分布图案94与第二导电垫82之间、在第三再分布图案94与第四钝化层84之间以及在第三再分布图案94与第二缓冲层86之间。
第五钝化层96可以覆盖部分的第三再分布图案94和部分的第二缓冲层86和第四钝化层84。第五钝化层96暴露部分的第三再分布图案94。
第二焊球98可以设置在第三再分布图案94与第二再分布图案70之间并且将第三再分布图案94和第二再分布图案70电互连。
图20的第一钝化层14和第四钝化层84可以对应于图1的第一实施方式的第一钝化层14。例如，图20的第一钝化层14和第四钝化层84可以由与图1的第一实施方式的第一钝化层14相同的材料形成。图20的第二、第三和第五钝化层26、72和96可以对应于图1的第一实施方式的第二钝化层26并且由与该第二钝化层26相同的材料形成。第一至第三再分布图案24、70和94，籽晶层图案20、66、68和90，以及通孔64可以由金属形成，诸如铜、镍和/或锡。
第一缓冲层16和第二缓冲层86可以对应于图1的第一实施方式的缓冲层16。第一模制层18和第二模制层88可以对应于图1的第一实施方式的模制层18。
第一半导体芯片10和第二半导体芯片80可以是同类型，或者第一半导体芯片10可以是与第二半导体芯片80不同的类型。在一些实施方式中，第一半导体芯片10和第二半导体芯片80的类型可以彼此不同。例如，第一半导体芯片10可以是逻辑芯片，第二半导体芯片80可以是存储芯片。半导体封装105的其他元件可以与第一实施方式的半导体封装的相应元件相同/相似。
图21至图25是截面图，示出根据一些实施方式的形成图20的半导体封装的方法。第二半导体封装104可以具有与图1的半导体封装100基本相同的元件。因此，第二半导体封装104的形成方法可以与半导体封装100的形成方法基本相同。然而，第一半导体封装103的形状可以不同于图1的半导体封装100的形状。因此，将详细描述第一半导体封装103的形成方法。
参考图21，如参考第一实施方式中的图4至图9所描述的，第一缓冲层16可以形成为覆盖第一半导体芯片10的侧壁和/或顶表面。第一模制层18形成在第一缓冲层16上。第一籽晶层图案20、第一再分布图案24和第二钝化层26形成在第一钝化层14和第一缓冲层16的底表面上。
参考图22，第一模制层18和第一缓冲层16可以被局部地去除以形成暴露出部分的第一籽晶层图案20的贯穿孔（through-hole）62。形成贯穿孔62的工艺可以利用例如蚀刻工艺或激光。
参考图23，根据一些实施方式，贯穿籽晶层可以共形地形成在其中形成了贯穿孔62的第一模制层18上，然后可以执行镀敷工艺以形成填充贯穿孔62的镀敷层。可以在镀敷层上执行平坦化工艺以在贯穿孔62中形成贯穿籽晶层图案66和通孔（through-via）64。此时，可以暴露出第一模制层18的顶表面。
参考图24，第二籽晶层图案68、第二再分布图案70和第三钝化层72通过根据一些实施方式的参考图8至10描述的方法形成在第一模制层18的顶表面上。第一焊球28可以接合到没有被第二钝化层26覆盖以被暴露的第一再分布图案24。
参考图25，执行切割工艺以使得单独的第一半导体封装103彼此分离。在切割第一半导体封装103之后，第二半导体封装104可以安装在第一半导体封装103上。
第二半导体封装104可以通过与第一实施方式的半导体封装100相同的方法形成。第二半导体封装104包括第二半导体芯片80。第二导电垫82可以设置在第二半导体芯片80的底表面处并且可以被第四钝化层84覆盖。第二半导体芯片80的顶表面和/或侧壁可以被第二缓冲层86覆盖。第二模制层88可以形成在第二缓冲层86上。第三再分布图案94邻近第四钝化层84的底表面和第二缓冲层86的底表面设置。第三再分布图案94电连接到第二导电垫82。第三籽晶层图案90可以设置在第三再分布图案94与第二导电垫82之间、在第三再分布图案94与第四钝化层84之间以及在第三再分布图案94与第二缓冲层86之间。第五钝化层96覆盖部分的第三再分布图案94和部分的第二缓冲层86及第四钝化层84。第二焊球98贴附在第三再分布图案94的没有被第五钝化层96覆盖的暴露部分上。
返回参考图20，当第二半导体封装104安装在第一半导体封装103上时，第二焊球98可以与第二再分布图案70接触。然后，第二焊球被熔化并且附接到第二再分布图案70。因此，可以形成半导体封装105。半导体封装105的其他元件可以与第一实施方式的半导体封装的相应元件相同或相似。
图26和图27是截面图，示出图20的半导体封装的变型示例。
参考图26，根据本变型示例，半导体封装106的半导体封装103a不包括图20的第二籽晶层图案68、第二再分布图案70和第三钝化层72。在半导体封装106中，第二焊球98可以直接与通孔64接触，并且可以暴露第一模制层18的顶表面。半导体封装106的其他元件与参考图20描述的相同。
参考图27，在根据本变型示例的半导体封装107的第一半导体封装103b中，通孔64a和第二再分布图案64b可以彼此连接，在其间没有边界。换句话说，通孔64a和第二再分布图案64b可以形成单一整体。另外，贯穿籽晶层图案66a和第二籽晶层图案66b可以彼此连接，在其间没有边界。换句话说，贯穿籽晶层图案66a和第二籽晶层图案66b也可以形成单一整体。在本变型示例中的贯穿孔62的宽度可以小于图22中图示的贯穿孔62的宽度。半导体封装107的其他元件可以与参考图20描述的基本相同。
在一个实施例中应用的本发明的一些方面也可以在另一实施方式中实现。例如，贯穿籽晶层图案66a可以利用软光刻技术形成。此外，贯穿籽晶层图案66a和第二再分布图案64b可以共同地形成再分布层。这种再分布层也可以形成为单层。
根据图27的第一半导体封装103b的形成方法，贯穿孔62的宽度可以形成得更窄，可以形成籽晶层，然后可以执行镀敷工艺和蚀刻工艺以同时形成贯穿籽晶层图案66a、第二籽晶层图案66b、通孔64a和第二再分布图案64b。此时，没有执行参考图23描述的平坦化工艺。然后，可以执行参考图24和图25描述的后续工艺，以形成半导体封装107。
[第四实施方式]
图28是截面图，示出根据发明构思第四实施方式的半导体封装。
参考图28，在根据本实施方式的半导体封装108中，第二半导体芯片40安装在第一半导体芯片10上。第一半导体芯片10和第二半导体芯片40的每个可以包括穿过第一半导体芯片10和第二半导体芯片40的每个的通孔11。第二半导体芯片40可以通过例如倒装芯片接合法经由设置在第一半导体芯片10与第二半导体芯片20之间的第一外部端子（诸如第一焊球13）安装在第一半导体芯片10上。第一焊球13电连接到通孔11。第一钝化层14可以设置在第一半导体芯片10的底表面上。缓冲层16覆盖第一半导体芯片10和第二半导体芯片40的顶表面和侧壁。模制层18设置在缓冲层16上。籽晶层图案20、再分布图案24和第二钝化层26设置在第一钝化层14和缓冲层16的底表面上。第二焊球28设置在再分布图案24的底表面上。
在图28中，通孔11可以与第一焊球13直接接触。然而，发明构思不限于此。参考图20描述的再分布图案可以额外地分别设置在第一半导体芯片10的顶表面和第二半导体芯片40的底表面上。在这种情况下，第一焊球13可以与额外的再分布图案接触。
半导体封装108的其他元件和其他工艺与在第一至第三实施方式中描述的相应元件和相应的工艺相同/相似。
上述半导体封装技术可以应用于各种类型的半导体器件和包括该半导体器件的封装模块。
图29是示意图，示出根据发明构思的一些实施方式的包括半导体封装的封装模块的示例。参考图29，封装模块1200可以包括半导体器件1220和以QFP（四方扁平封装）封装方式封装的半导体集成电路芯片1230。根据发明构思的一些实施方式的用半导体封装技术装配的半导体器件1220和1230安装在基板1210上，使得可以形成封装模块1200。封装模块1200可以通过设置在基板1210的一侧边缘处的外部连接端子1240而连接到外部电子设备。
可以采用如上所述的半导体封装技术以形成如图30所示的电子***。图30是示意框图，示出根据发明构思的一些实施方式形成的包括半导体封装的电子***的示例。
参考图30，电子***1300可以包括控制器1310、输入/输出（I/O）单元1320和存储器件1330。控制器1310、I/O单元1320和存储器件1330可以通过数据总线1350彼此结合。数据总线1350可以对应于电信号通过其传输的路径。例如，控制器1310可以包括微处理器、数字信号处理器、微控制器或其他的逻辑器件中的至少一个。其他的逻辑器件可以具有与微处理器、数字信号处理器和微控制器中的任意一个相似的功能。控制器1310和/或存储器件1330可以装配在根据发明构思一些实施方式的半导体封装中的至少一个中。I/O单元1320可以包括键区、键盘和/或显示装置。存储器件1330可以储存数据和/或由控制器1310执行的命令。存储器件1330可以包括易失性存储器件和/或非易失性存储器件。在一些实施方式中，存储器件1310可以形成为快闪存储器件。快闪存储器件可以实现为固态盘（SSD）。在这种情况下，电子***1300可以将大量数据稳定地存储到快闪存储器***。电子***1300可以还包括将电数据传输到通信网络或从通信网络接收电数据的接口1340。接口1340可以通过无线或电缆操作。例如，接口1340可以包括用于无线通信的天线或用于电缆通信的收发器。虽然附图中未示出，但应用芯片组和/或照相机图像处理器（CIS）可以被进一步提供于电子***1300中。
电子***1300可实现为移动***、个人电脑、工业用计算机或执行不同功能的逻辑***。例如，移动***可以是个人数字助理（PDA）、便携式计算机、网络本、无线电话、移动电话、膝上型计算机、数字音乐***和信息发送/接收***中的一个。当电子***1300执行无线通信时，电子***1300可以用于通信接口协议，诸如3代通信***（例如，CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000）。
如上所述的半导体封装技术可以在例如如图31所示的存储***中使用。图31是示意框图，示出根据发明构思的一些实施方式的采用半导体封装的存储***的示例。
参考图31，存储***1400可以包括非易失性存储器件1410和存储控制器1420。非易失性存储器件1410和存储控制器1420可以储存数据或读取存储的数据。非易失性存储器件1410可以包括应用有根据一些实施方式的半导体封装技术的非易失性存储器件中的至少一个。存储控制器1420可以控制非易失性存储器件1410，以便响应于主机的读/写请求来读取存储的数据和/或存储数据。
根据发明构思的一些实施方式，半导体封装可以包括设置在半导体芯片的至少一个侧壁与模制层之间的缓冲层。缓冲层可以具有与模制层和半导体芯片不同的性能，例如，物理性能。在形成半导体封装的方法期间，由于半导体芯片和模制层的性能之间的差异，可以在模制层与半导体芯片之间引起应力。因此，模制层与半导体芯片之间的间隔可能加宽或半导体封装可能翘曲。另外，通过半导体封装的翘曲会恶化板级可靠性，使得可能在接合到板基板的焊球处发生接合裂缝。然而，根据发明构思的实施方式，缓冲层可以减轻由半导体芯片和模制层的物理性能之间的差异所引起的应力。因此，能够解决由该应力所引起的问题。结果，半导体封装的可靠性可能通过缓冲层而改善。
根据发明构思的其他实施方式，半导体封装不包括印刷电路板，使得会减小半导体封装的总厚度。
根据发明构思的其他实施方式，由于缓冲层延伸为覆盖半导体芯片的侧壁，再分布图案也可以形成在缓冲层的底表面上并且焊球可贴附在缓冲层下面的再分布图案上。因此，易于接合适于国际标准的焊球。另外，半导体封装会易于处理和测试。
此外，在根据发明构思的一些实施方式的半导体封装的形成方法中，在形成缓冲层以覆盖半导体芯片的至少一个侧壁之后，形成模制层。如果模制层直接形成在半导体芯片上而没有形成缓冲层，则在形成模制层的工艺期间，模制层可以通过强压力侵入半导体芯片的底表面。因此，导电垫可能被污染，导电垫可能被模制层覆盖，或者可能引起所谓的浸泡问题，以致整个半导体芯片被模制层围绕。此外，在形成模制层的工艺期间，通过模制层溶液的流动可能使半导体芯片扭曲或者旋转。然而，根据发明构思的一些实施方式，在形成缓冲层之后形成模制层。因此，模制层没有侵入半导体芯片的底表面或者侵入覆盖半导体芯片的底表面的钝化层的底表面。另外，能够减少或防止浸泡问题和/或旋转问题。结果，可改善半导体封装的可靠性。
另一方面，在扇出晶片级封装的形成方法中，可以在半导体芯片通过例如粘合层固定到载体上之后形成模制层。然而，为了减少半导体芯片的浸泡和/或旋转问题，可以在一部分半导体芯片被按压到粘合层中预定深度之后，执行形成模制层的工艺。因此，在完成的扇出晶片级封装中在模制层的底表面和半导体芯片（或覆盖半导体芯片的底表面的钝化层）的底表面之间可能发生高度差。由于该高度差，所以可能难以在封装上直接形成再分布图案。因此，会需要模制层和在半导体芯片的底表面上的额外的绝缘层，用于降低高度差。绝缘层可以覆盖导电垫，使得也会需要包括蚀刻工艺和光刻工艺的额外的图案化工艺，用于显露出由绝缘层覆盖的导电垫。因此，封装的形成工艺会是复杂的并且会增大工艺成本。然而，根据发明构思的一些实施方式，可在大气压力下完成覆盖半导体芯片的缓冲层，使得可以不发生浸泡和/或旋转问题。因此，能够减少或防止缓冲层和半导体芯片（或覆盖半导体芯片的底表面的钝化层）的底表面之间的高度差。结果，可容易且直接地形成再分布图案，使得可简化工艺且可降低制造成本。
在此说明书中，“一个实施方式”或“实施方式”意味着结合该实施方式描述的具体特征、结构或特性包括在本发明的至少一个实施方式中。因此，在整个说明书的不同地方出现的短语“在一个实施例中”或“在实施方式中”不一定都指的是相同的实施方式。此外，具体的特征、结构或特性可以以任何适当的方式组合到一个或多个实施方式中。
各种操作将描述为以最有助于理解本发明的方式执行的多个分离的步骤。然而，描述步骤的顺序不意味着操作是依赖顺序的或者执行步骤的顺序必须是步骤被呈现的顺序。
虽然已经参考示例实施方式描述了发明构思，但是对本领域技术人员而言显然的是，可进行各种改变和变形而没有脱离发明构思的精神和范围。因此，应当理解上述实施方式不是限制，而是说明性的。因此，发明构思的范围将由权利要求和它们的等价物的可允许的最宽解释来确定，并且将不会被上述描述限制或限定。
本申请要求于2012年5月3日向韩国专利局提交的专利申请No.10-2012-0046997的优先权，其全部内容通过引用结合在此。

Claims (46)

1.一种半导体封装，包括：
第一半导体芯片，包括彼此相反的第一表面和第二表面，所述第一半导体芯片具有第一导电图案和第一钝化层，该第一钝化层覆盖所述第一表面且具有暴露所述第一导电图案的开口；
缓冲层，覆盖所述第一半导体芯片的顶表面和侧壁；
模制层，覆盖所述缓冲层；以及
第一再分布层，设置在所述第一钝化层的底表面上，所述第一再分布层电连接到所述第一导电图案。
2.如权利要求1所述的半导体封装，其中所述第一再分布层与所述第一钝化层直接接触。
3.如权利要求2所述的半导体封装，还包括电耦接到所述第一再分布层的外部端子。
4.如权利要求1所述的半导体封装，其中所述缓冲层的侧壁与所述模制层的侧壁基本上彼此竖直对准。
5.如权利要求1所述的半导体封装，其中所述模制层与所述第一钝化层间隔开。
6.如权利要求5所述的半导体封装，其中所述模制层通过所述缓冲层与所述第一钝化层间隔开。
7.如权利要求1所述的半导体封装，其中所述缓冲层的侧壁和所述模制层的侧壁形成所述封装的外部侧壁。
8.如权利要求1所述的半导体封装，其中所述缓冲层包括与形成所述模制层的材料不同的介电材料。
9.如权利要求1所述的半导体封装，其中所述缓冲层包括与所述第一钝化层相同的材料。
10.如权利要求1所述的半导体封装，其中所述缓冲层具有在50ppm/°C至100ppm/°C范围的热膨胀系数。
11.如权利要求10所述的半导体封装，其中所述模制层的热膨胀系数在7ppm/°C至20ppm/°C范围。
12.如权利要求1所述的半导体封装，其中所述缓冲层具有在1GPA至4GPA范围的弹性系数。
13.如权利要求12所述的半导体封装，其中所述模制层的弹性系数在20Gpa至25GPa的范围。
14.如权利要求1所述的半导体封装，其中所述缓冲层由非感光聚合物材料形成。
15.如权利要求14所述的半导体封装，其中所述非感光材料是非感光聚酰亚胺。
16.如权利要求1所述的半导体封装，其中所述缓冲层的底表面设置在等于或高于所述第一钝化层的所述底表面的水平处。
17.如权利要求1所述的半导体封装，其中所述缓冲层设置在所述第一半导体芯片的所述第二表面与所述模制层之间。
18.如权利要求1所述的半导体封装，其中所述第一再分布层的一部分接触所述缓冲层的底表面。
19.如权利要求18所述的半导体封装，还包括：
第二钝化层，覆盖所述第一钝化层的所述底表面和所述缓冲层的所述底表面以及所述第一再分布层的一部分，
20.如权利要求18所述的半导体封装，其中所述第二钝化层包括与所述第一钝化层和所述缓冲层相同的材料。
21.如权利要求19所述的半导体封装，其中所述第二钝化层通过所述缓冲层与所述模制层间隔开。
22.如权利要求1所述的半导体封装，还包括：
第二半导体芯片，层叠在所述第一半导体芯片上并且被所述模制层覆盖，
其中所述第二半导体芯片包括第二导电图案；以及
其中所述缓冲层覆盖所述第二半导体芯片的一部分底表面及至少一个侧壁。
23.如权利要求22所述的半导体封装，其中所述缓冲层基本上覆盖所述第二半导体芯片的全部侧壁。
24.如权利要求22所述的半导体封装，其中所述第二导电图案不交叠所述第一半导体芯片，
所述半导体封装还包括：
第二再分布层，设置在所述缓冲层的底表面的一部分上，所述第二再分布层穿过所述缓冲层以电连接到所述第二导电图案。
25.如权利要求22所述的半导体封装，其中所述第一导电图案是穿过所述第一半导体芯片的第一通孔；以及
其中所述第二导电图案是穿过所述第二半导体芯片的第二通孔，
所述半导体封装还包括：外部端子，设置在所述第一通孔与所述第二通孔之间以将所述第一半导体芯片和所述第二半导体芯片彼此电连接。
26.如权利要求1所述的半导体芯片，还包括：
通孔，穿过所述模制层和所述缓冲层以电连接到所述第一再分布层。
27.如权利要求26所述的半导体封装，还包括：
上半导体封装，设置在所述模制层上并且电连接到所述通孔。
28.如权利要求26所述的半导体封装，还包括：
第二再分布层，设置在所述模制层上并且电连接到所述通孔。
29.如权利要求28所述的半导体封装，其中所述通孔和所述第二再分布层形成为单一整体。
30.一种半导体封装，包括：
半导体芯片，包括彼此相反的第一表面和第二表面，所述半导体芯片具有导电图案和钝化层，所述钝化层覆盖所述第一表面且具有暴露所述导电图案的开口；
缓冲层，基本上覆盖所述半导体芯片的整个侧壁；
模制层，覆盖所述缓冲层；以及
再分布层，设置在所述钝化层的底表面上，所述再分布层电连接到所述导电图案。
31.如权利要求30所述的半导体封装，其中所述半导体芯片的顶表面与所述模制层接触。
32.如权利要求30所述的半导体封装，其中所述再分布层与所述钝化层直接接触。
33.一种半导体封装，包括：
半导体芯片，具有焊盘；
钝化层，形成在所述半导体芯片上，所述钝化层具有暴露出所述焊盘的开口；
缓冲层，覆盖所述半导体芯片；
模制层，覆盖所述缓冲层；以及
再分布层，电连接到所述焊盘，
其中所述再分布层与所述钝化层直接接触。
34.如权利要求1所述的半导体封装，其中所述再分布层直接形成在所述缓冲层的底表面上。
35.一种半导体封装的形成方法，该方法包括：
将包括第一导电图案的第一半导体芯片放置在载体上；
形成覆盖所述第一半导体芯片的顶表面和侧壁的缓冲层；
在所述缓冲层上形成模制层；
使所述第一半导体芯片与所述载体分离；以及
在所述第一半导体芯片的底表面上形成电连接到所述第一导电图案的第一再分布层。
36.如权利要求35所述的方法，其中形成所述缓冲层包括：
在所述第一半导体芯片上涂敷所述缓冲层。
37.如权利要求36所述的方法，还包括：
去除在所述第一半导体芯片上的一部分所述缓冲层以暴露所述第一半导体芯片的顶表面。
38.如权利要求35所述的方法，还包括：
在形成所述缓冲层之前，在所述第一半导体芯片上放置包括第二导电图案的第二半导体芯片，该第二导电图案不交叠所述第一半导体芯片；以及
在形成所述第一再分布层之前，图案化所述缓冲层以形成暴露出所述第二导电图案的孔，
其中所述第一再分布层填充所述孔。
39.如权利要求35所述的方法，还包括：
在形成所述缓冲层以前，在所述第一半导体芯片上安装第二半导体芯片，
其中所述缓冲层延伸为覆盖所述第二半导体芯片的至少一个侧壁。
40.如权利要求35所述的方法，还包括：
图案化所述模制层和所述缓冲层以形成暴露出所述第一再分布层的孔；以及
在所述孔内形成通孔。
41.如权利要求40所述的方法，还包括：
在所述模制层上形成电连接到所述通孔的第二再分布层。
42.如权利要求40所述的方法，还包括：
安装电连接到所述通孔的上半导体封装。
43.如权利要求35所述的方法，还包括：
去除在所述第一半导体芯片上的一部分所述缓冲层以暴露所述第一半导体芯片的顶表面。
44.一种半导体封装的形成方法，包括：
在载体上放置多个半导体芯片，每个半导体芯片包括具有开口以暴露焊盘的钝化层；
用缓冲层涂敷所述多个半导体芯片，使得所述多个半导体芯片的基本上所有侧壁被所述缓冲层覆盖；
形成位于所述缓冲层上的模制层；以及
形成电连接到所述多个半导体芯片中相应的一个的焊盘的再分布层。
45.如权利要求44所述的方法，其中所述再分布层与所述钝化层和所述缓冲层直接接触。
46.如权利要求44所述的方法，其中涂敷所述多个半导体芯片包括涂敷所述多个半导体芯片的背侧和所述多个半导体芯片的所述侧壁。
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