CN103377950A - 基底和用于制造至少一个功率半导体器件的基底的方法 - Google Patents

基底和用于制造至少一个功率半导体器件的基底的方法 Download PDF

Info

Publication number
CN103377950A
CN103377950A CN2013101484337A CN201310148433A CN103377950A CN 103377950 A CN103377950 A CN 103377950A CN 2013101484337 A CN2013101484337 A CN 2013101484337A CN 201310148433 A CN201310148433 A CN 201310148433A CN 103377950 A CN103377950 A CN 103377950A
Authority
CN
China
Prior art keywords
conductor tracks
metal layer
substrate
power semiconductor
wide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013101484337A
Other languages
English (en)
Other versions
CN103377950B (zh
Inventor
库尔特-格奥尔格·贝森德费
海科·布拉姆尔
娜蒂娅·埃德纳
克里斯蒂安·约布尔
哈拉尔德·科波拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semikron GmbH and Co KG
Original Assignee
Semikron GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semikron GmbH and Co KG filed Critical Semikron GmbH and Co KG
Publication of CN103377950A publication Critical patent/CN103377950A/zh
Application granted granted Critical
Publication of CN103377950B publication Critical patent/CN103377950B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/8184—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明涉及一种基底和用于制造至少一个功率半导体器件的基底的方法，该方法具有如下方法步骤：a）提供不导电的绝缘材料体（1）；b）将结构化的导电的第一金属化层（2a）施布在绝缘材料体（1）的第一侧（15a）上，其中，第一金属化层（2a）具有第一和第二区域（22a、22b），其中，第一区域（22a）具有窄导体轨迹（21），而第二区域（22b）具有至少一个宽导体轨迹（20a、20b）；以及c）在至少一个宽导体轨迹（20a、20b）上电沉积第一金属层（5）。本发明提供一种基底（7），该基底不仅具有至少一个能承载负载电流的导体轨迹（25）而且还具有能与集成电路连接的导体轨迹（21）。

Description

基底和用于制造至少一个功率半导体器件的基底的方法
技术领域
本发明涉及一种用于制造至少一个功率半导体器件的基底的方法以及一种与此有关的基底。此外，本发明涉及一种与此有关的基底。
背景技术
功率半导体器件，例如像IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）、MOSFETs（Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管）、晶闸管或者二极管，尤其还例如用于对电压和电流进行整流和逆变，其中，一般将多个功率半导体器件彼此电连接，例如用于实现变流器。在此，功率半导体器件一般布置在基底上，该基底一般直接或者间接与冷却体连接。
功率半导体器件通常为了制造功率半导体模块而布置在基底上，并且与基底连接。在此，基底能够以DCB基底的形式存在。在此，基底具有结构化的导电的金属层，该金属层由于其结构而构成有导体轨迹。功率半导体器件通过导体轨迹彼此连接，从而使得流过该功率半导体器件的负载电流也流过导电金属层的导体轨迹，其中，负载电流具有很高的电流强度。
为了制造DCB基底，在技术上通常将统一厚度的金属板材键合到绝缘材料体上，该绝缘材料体通常由陶瓷组成，并且紧接着从金属板中蚀刻出导体轨迹结构。因为负载电流必定流过具有很高的载流能力的导体轨迹，所以金属板材必须很厚并且附加地导体轨迹必须很宽。在此，负载电流例如从功率半导体模块流至与功率半导体模块连接的负载，像例如电动机。
尤其例如为了实现用于操控功率半导体器件的操控电子器件，现在使用如下集成电路，该集成电路例如能够以微芯片的形式存在。集成电路由于其规格很小而需要很窄的导体轨迹，集成电路可以与该很窄的导体轨迹连接。在此，一般具有仅很小电流强度的电流流过用于集成电路的导体轨迹，从而用于集成电路的导体轨迹可以实施成很窄并且具有很小的厚度。
但是，由于金属板材的相对较大的厚度，例如在技术上常见的DSB基底中不能通过金属板材相应精细的结构化来产生像集成电路所需要那样的很窄的导体轨迹，这是因为由于金属板材的相对较大的厚度（该厚度需要为了实现用于功率半导体的负载电流所需要的载流能力），在蚀刻用于集成电路的很窄的导体轨迹时，酸也会蚀刻覆盖漆下侧的材料（该覆盖漆覆盖着应该形成导体轨迹的部位）并因此损坏很窄的导体轨迹。
因此，在现有技术中，与其上布置有功率半导体器件的基底分开的电路板通常设置在例如用于实现操控电子器件的集成电路上，该操控电子器件用于操控功率半导体器件。这具有如下缺点，即，必须在基底与电路板之间设置导电连接（例如引线连接），这对如下功率半导体模块的可靠性产生负面影响，该功率半导体模块具有带有功率半导体器件的相应基底和带有集成电路的相应电路板，并且使得功率半导体模块的制造成本高。
发明内容
本发明的任务在于，提供一种基底，该基底不仅具有至少一个能承载负载电流的导体轨迹而且具有能与集成电路连接的导体轨迹。
该任务通过一种用于制造至少一个功率半导体器件的基底的方法来解决，该方法具有如下方法步骤：
a）提供不导电的绝缘材料体；
b）将结构化的导电的第一金属化层施布在绝缘材料体的第一侧上，其中，第一金属化层具有第一和第二区域，其中，第一区域具有窄导体轨迹，而第二区域具有至少一个宽导体轨迹；以及
c）在至少一个宽导体轨迹上电沉积第一金属层。
此外，该任务通过用于至少一个功率半导体器件的基底来解决，其中，基底具有不导电的绝缘材料体和布置在该绝缘材料体的第一侧上的、结构化的第一金属化层，其中，第一金属化层具有第一和第二区域，其中，第一区域具有窄导体轨迹，而第二区域具有至少一个宽导体轨迹，其中，在至少一个宽导体轨迹上布置有第一金属层。
通过本发明，能够将共同的基底用于至少一个功率半导体器件和至少一个集成电路。因此，通过本发明，提供单独的电路板用于至少一个集成电路不再是必需的。因此，功率半导体模块的制造通过本发明得以简化，并且同时提高了功率半导体模块的可靠性。
本方法的具有优点的构造方式类似于基底的具有优点的构造方式地得知，反之亦然。
本发明的具有优点的构造方式由从属权利要求得出。
已表明具有优点的是，在方法步骤b）与c）之间：
-将不导电的漆层施布到窄导体轨迹上，并且在方法步骤c）之后，
-将不导电的漆层去除。
通过将不导电的漆层施布到窄导体轨迹上，能够以简单的方式和方法防止第一金属层在窄导体轨迹上电沉积。
已表明具有优点的是，执行如下随后的方法步骤：
-在窄导体轨迹和/或第一金属层上电沉积第二金属层。
第二金属层优选充当用于第一金属层的保护层和/或充当用于材料锁合（stoffschlüssig,）的连接（例如像烧结连接或者熔焊连接）的增附连接层。
已表明具有优点的是，至少一个宽导体轨迹具有至少3000μm的宽度，这是因为随着至少一个宽导体轨迹的宽度的增加，导体轨迹的载流能力也增加。
此外，已表明具有优点的是，窄导体轨迹具有100μm至1000μm的宽度，这是因为所有常用的集成电路都可以与窄导体轨迹连接。
此外，已表明具有优点的是，第一金属化层具有1μm至30μm的厚度，这是因为这样确保了第一金属化层的良好的机械稳定性。
此外，已表明具有优点的是，第一金属化层包含银和/或铜，这是因为由此实现了第一金属化层的很高的导电能力和导热能力。
此外，已表明具有优点的是，第一金属层具有100μm至500μm的厚度，这是因为这样实现了很高的载流能力。
此外，已表明具有优点的是，在方法步骤b）中附加地，
-将第二金属化层施布到绝缘材料体的与该绝缘材料体的第一侧对置地布置的第二侧上；
并且在方法步骤c）中附加地，
-在第二金属化层上电沉积第三金属层。
第三金属层优选用于将基底与电路板或者冷却体连接。
此外，已表明具有优点的是，第一金属化层具有连接导体轨迹，其中，第二区域具有至少一个第一宽导体轨迹和至少一个第二宽导体轨迹，其中，连接导体轨迹通过第一数量的导电的、由第一金属化层形成的第一连接片与第一宽导体轨迹连接，并且第一宽导体轨迹通过第二数量的导电的、由第一金属化层形成的第二连接片与第二宽导体轨迹连接，其中，连接片的各自的数量和/或连接片的各自的宽度依赖于各自的宽导体轨迹与连接导体轨迹的间距并且随着间距的增加而增加。通过这些措施，确保了第一和第二宽导体轨迹上的第一金属层的基本上统一的厚度。
此外，已表明具有优点的是，第一金属化层具有连接导体轨迹，其中，第二区域具有至少一个第一宽导体轨迹和至少一个第二宽导体轨迹，其中，连接导体轨迹相对于第一和第二宽导体轨迹具有基本上相同的间距，其中，连接导体轨迹通过由第一金属化层形成的第一连接片与第一宽导体轨迹连接，并且通过由第一金属化层形成的第二连接片与第二宽导体轨迹连接。通过这些措施，确保了第一和第二宽导体轨迹上的第一金属层的基本上统一的厚度。
此外，已表明具有优点的是，第一金属层由铜组成，这是因为铜具有很高的导电能力。
此外，已表明具有优点的是，将至少一个功率半导体器件与第一金属层连接或者在第一金属层上布置有第二金属层的情况下与布置在第一金属层上的第二金属层连接，并且将至少一个集成电路与窄导体轨迹连接或者在窄导体轨迹上布置有第二金属层的情况下与布置在窄导体轨迹上的第二金属层连接，因为这样能够以简单的方式和方法来制造功率半导体模块。
此外，已表明具有优点的是，各自的连接材料锁合地、尤其是借助于烧结连接或者熔焊连接来进行，因为材料锁合的连接，例如像烧结连接或者熔焊连接，代表功率半导体模块中的常见连接。
此外，已表明具有优点的是，至少一个功率半导体器件布置在基底上并且与第一金属层导电连接，并且至少一个集成电路布置在基底上并且与窄导体轨迹导电连接。由此得到特别可靠的功率半导体模块。
附图说明
本发明的实施例在附图中示出并且下面对其进行详细阐述。其中：
图1以示意性剖面图的形式示出实施根据本发明的方法步骤之后的基底坯件；
图2以示意性剖面图的形式示出实施另一方法步骤之后的基底坯件；
图3以示意性剖面图的形式示出实施另一方法步骤之后的基底坯件；
图4以示意性剖面图的形式示出实施另一方法步骤之后根据本发明的基底；
图5以基底坯件的示意性俯视图的形式示出实施根据本发明的方法步骤之后的基底坯件；
图6以基底坯件的示意性俯视图的形式示出实施方法步骤之后的基底坯件的另一种构造方式；
图7以基底坯件的示意性俯视图的形式示出实施方法步骤之后的基底坯件的另一种构造方式；
图8以示意性剖面图的形式示出实施另一方法步骤之后根据本发明的基底的另一种构造方式；
图9以示意性剖面图的形式示出根据本发明的功率半导体模块；以及
图10以示意性剖面图的形式示出另一根据本发明的功率半导体模块。
具体实施方式
在第一方法步骤中，提供不导电的绝缘材料体1。在图1中以示意性剖面图的形式示出实施另一根据本发明的方法步骤之后的基底坯件7a。在图5中示出基底坯件7a的配属于图1的示意性俯视图。在该方法步骤中，将结构化的导电的第一金属化层2a施布在绝缘材料体1的第一侧15a上，其中，第一金属化层2a具有第一和第二区域，其中，第一区域22a具有窄导体轨迹21，而第二区域22b具有至少一个宽导体轨迹。在本实施例的范围内，第二区域22b具有第一宽导体轨迹20a和第二宽导体轨迹20b。在图1和图5中，为了概览，仅一个窄导体轨迹设有附图标记。在这里需要说明的是，在图5中仅示意地示出窄导体轨迹，并且窄导体轨迹显然可以从第一区域22a中伸出并且例如可以伸入第二区域22b中。此外，在这里需要说明的是，在图5中同样仅示意地示出宽导体轨迹，并且宽导体轨迹显然可以从第二区域22b中伸出。
宽导体轨迹优选具有至少3000μm的宽度，尤其是具有至少4000μm的宽度。窄导体轨迹优选具有100μm至1000μm的宽度，尤其是具有100μm至300μm的宽度。
在本实施例的范围内，在该方法步骤中，还将第二金属化层2b电施布到绝缘材料体1的与该绝缘材料体1的第一侧15a对置地布置的第二侧15b上。这样，绝缘材料体1布置在第一金属化层2a与第二金属化层2b之间。绝缘材料体1例如可以由陶瓷（例如像氧化铝或者AIN）组成并且优选具有300μm至1000μm的厚度。金属化层2a和2b例如可以基本上由铜和/或银组成或者由铜合金和/或银合金组成。第一金属化层2a具有相应于窄导体轨迹和宽导体轨迹的有意的分布地构造的结构。因此，在本实施例的范围内，第一金属化层2a例如具有中断部4和4’，该中断部将导体轨迹彼此隔开。第二金属化层2b优选是非结构化的，但是也可以同样是结构化地实施。
第一和第二金属化层2a、2b优选具有1μm至30μm的厚度，其中，第一和第二金属化层2a、2b可以具有不同的厚度。
优选将第一和第二金属化层施布到绝缘材料体1的第一和第二侧上，方法是：首先将例如包括含铜和/或银微粒和溶剂的金属化膏体在应该存在金属化层的部位上覆加到绝缘材料体1的第一和第二侧15a和15b上，紧接着例如在180℃下将金属化膏体烘干，然后在炉子中（优选在真空中）优选在大约1000℃下加热金属化膏体并且这样焙烧金属化膏体。
在这里需要说明的是，图1至图10都是示意性图示，并且尤其是，并没有以合乎尺寸的方式示出层厚度。
在图2中以示意性剖面图的形式示出实施另一在本实施例的范围内实施的方法步骤之后的基底坯件7a。在该方法步骤中，将不导电的漆层3施布到窄导体轨迹21上。漆层3优选具有5μm至300μm的厚度。
在图3中以示意性剖面图的形式示出实施另一方法步骤之后的基底坯件7a。在该方法步骤中，第一金属层5在至少一个宽导体轨迹上电沉积，也就是说在本实施例的范围内在第一和第二宽导体轨迹20a和20b上电沉积。此外，在本实施例的范围内，第三金属层6在第二金属化层2b上电沉积。为此，将基底坯件7a浸入装有电镀液的容器中，并且第一和第二金属化层2a、2b与电压源的负极导电连接，并且布置在电镀液中的电极与电压源的正极导电连接，从而使得电流开始流动并且使得第一金属层5沉积到宽导体轨迹20a和20b上而第三金属层6沉积到第二金属化层2b上。漆层3阻止了第一金属层电沉积到窄导体轨迹21上。可选地，也可以放弃施布漆层3，而仅使宽导体轨迹并且如果存在的话附加地使第二金属化层2b与电压源的负极导电连接，从而防止第一金属层电沉积到窄导体轨迹21上。在此，在本实施例的范围内，电镀液包含铜离子，从而在本实施例中第一和第三金属层5和6由铜组成。
第一和第三金属层5和6优选具有100μm至500μm的厚度。第一和第三金属层5和6的厚度不必相同。因为在本实施例中，第三金属层6的厚度小于第一金属层5的厚度，所以在本实施例中，在进行电沉积时，当第三金属层6达到所设置的厚度时，将第二金属化层2b至电压源的电连接断开，从而在进一步进行电沉积时仅还使第一金属层5增长，直至该第一金属层达到所设置的厚度。
但是，也可以利用其他方法来获得不同的沉积厚度，因此可以例如在第三金属层6达到所设置的厚度之后中断电沉积并且在第三金属层6上施布不导电的漆，并且接下来继续进行电沉积直至第一金属层5达到所设置的高度h，其中，由于施布到第三金属层6上的漆，在此第三金属层6不再增长。
布置在宽导体轨迹20a和20b上的第一金属层5加固了导体轨迹20a和20b，从而形成能承载负载电流的导体轨迹，具有相应大的电流强度的负载电流可以流过该导体轨迹。在图3中，能承载负载电流的导体轨迹设有附图标记25。在此，能承载负载电流的导体轨迹25由导体轨迹20a和布置在该导体轨迹20a上的第一金属层5组成。
当第一金属层在宽导体轨迹上电沉积时，具有优点的是，宽导体轨迹在电沉积时通过第一金属化层彼此连接，这是因为在电沉积时并不是每一个宽导体轨迹都必须通过分别配属于宽导体轨迹的电导线与电压源的负极导电连接。
因此，优选地，如图6中所示，第一金属化层2a具有连接导体轨迹8，其中，连接导体轨迹8在图6中通过第一数量的导电的、由第一金属化层2a形成的第一连接片9与第一宽导体轨迹20a连接，并且第一宽导体轨迹20a通过第二数量的导电的、由第一金属化层2a形成的第二连接片9’与第二宽导体轨迹20b连接，其中，连接片的相应数量和/或连接片的相应宽度c依赖于各自的宽导体轨迹与连接导体轨迹8的间距a并且随着间距a的增加而增加。在本实施例的情况下，第一数量是“1”而第二数量是“2”，其中，所有的连接片9都具有统一的宽度c。
对此可选地，如图7中所示，连接导体轨迹8可以相对于第一和第二宽导体轨迹20a和20b具有基本上相同的间距a（尤其是相同的间距a），其中，连接导体轨迹8通过由第一金属化层2a形成的第一连接片9与第一宽导体轨迹20a连接，并且通过由第一金属化层2a形成的第二连接片9’与第二宽导体轨迹20b连接。第一和第二连接片9和9’具有基本上相同的长度，尤其是具有相同的长度。
本发明的在图6和图7中示出的具有优点的构造方式能够在电沉积时在第一和第二宽导体轨迹20a和20b上沉积第一金属层5的基本上统一的厚度。
连接导体轨迹和/或连接片优选在电沉积第一金属层之前就利用不导电的漆来覆盖，从而在电沉积时，在连接导体轨迹和/或连接片上没有第一金属层沉积。
在本实施例中，在电沉积第一金属层之后，再次去除在本实施例的范围内施布到窄导体轨迹21上的漆层3。图4示出实施该步骤之后的根据本发明的基底7。
在本实施例的范围内，紧接着如图8中所示将第二金属层10电沉积到窄导体轨迹21上并且电沉积到第一金属层5上以及电沉积到第三金属层6上。第二金属层10优选由银组成。第二金属层10优选充当第一和第三金属层的保护层以及窄导体轨迹21的保护层，和/或充当烧结连接或者熔焊连接的增附连接层。第二金属层10优选具有0.1μm至10μm的厚度。在这里需要说明的是，并非必须将第二金属层10施布到第一金属层5、窄导体轨迹21或者第三金属层6上。
此外，在这里需要说明的是，如果例如应该仅在窄导体轨迹21上电沉积第二金属层10的话，那么在电沉积第二金属层10之前就可以用电绝缘的漆来覆盖第一和第三金属层5和6，从而使得仅在窄导体轨迹21上电沉积第二金属层10。
此外，在这里需要说明的是，如果例如应该仅在第一金属层5上电沉积第二金属层10的话，那么在电沉积第二金属层10之前就可以用电绝缘的漆来覆盖窄导体轨迹21和第三金属层6，从而使得仅在第一金属层5上电沉积第二金属层10。
在电沉积第二金属层10之前，分别利用电绝缘的漆来覆盖如下元件，该元件不应该用第二金属层10来覆层。
图8示出电沉积第二金属层10之后的基底7。
紧接着，优选将连接片从绝缘材料体1上去除，例如通过机械去除连接片方式。如果连接片在电沉积第一金属层5并且必要时电沉积第二金属层10之前没有用电绝缘漆覆盖的话，那么例如通过机械去除连接片方式来去除连接片，包括去除布置在连接片上的第一金属层5和必要时布置在连接片的第一金属层5上的第二金属层10。
为了制造根据本发明的功率半导体模块26，紧接着在另一方法步骤中（如图9中所示），将至少一个功率半导体器件与第一金属层5连接或者（如根据图9的实施例中那样）在第一金属层5上布置有第二金属层10的情况下与布置在第一金属层5上的第二金属层10连接，并且将至少一个集成电路17与窄导体轨迹21连接或者（如本实施例中那样）在窄导体轨迹21上布置有第二金属层10的情况下与布置在窄导体轨迹21上的第二金属层10连接。在本实施例的范围内，例如构造为IGBT的第一功率半导体器件18和例如构造为二极管的第二功率半导体器件19与第二金属层10连接。在此，至少一个功率半导体器件的连接在第一方法分步骤中实现，而集成电路17的连接在第二方法分步骤中实现。在此，第一方法分步骤可以在第二方法分步骤之前进行，与第二方法分步骤同时进行或者在第二方法分步骤之后进行。
在此，在本实施例的范围内，根据图9，第一功率半导体器件18和第二功率半导体器件19与布置在第一金属层5上的第二金属层10借助于烧结连接或熔焊连接彼此连接，从而在功率半导体器件18、19与第一金属层5之间布置有烧结层或者熔焊层14。此外，在本实施例的范围内，集成电路17通过其接头引脚16与布置在窄导体轨迹上的第二金属层10借助于烧结连接或者熔焊连接彼此连接，从而在集成电路17与第二金属层10之间布置有烧结层或者熔焊层14’。在此，各自的烧结层优选至少基本上由银组成，而各自的熔焊层至少基本上由锡组成。
在图10中示出本发明的另一实施例，该实施例基本上相应于本发明根据图9的实施例，其中，不同于根据图9的实施例的是，在根据图10的实施例中第一金属层5并没有用第二金属层10来覆层，从而使得第一功率半导体器件18和第二功率半导体器件19例如借助于熔焊连接或者烧结连接与第一金属层5连接。
在根据图9和图10的实施例中，功率半导体器件18和19布置在基底7上并且与第一金属层5导电连接，并且集成电路17布置在基底7上并且与窄导体轨迹21导电连接。在此，各自的导电连接通过烧结层或者熔焊层14来进行，并且如果存在的话还附加地通过第二金属层10来进行，并且如果可能还附加地在第二金属层10上布置有至少一个另外的金属层的话附加地通过该至少一个另外的金属层来进行。
在这里需要说明的是，如前面描述的那样，在第二金属层10上还可以附加地布置有至少一个另外的金属层，其中，在本发明的意义上，将至少一个功率半导体器件和/或至少一个集成电路与至少一个另外的金属层的连接理解为至少一个功率半导体器件和/或至少一个集成电路与第二金属层的连接。
此外，在这里需要说明的是，尤其在烧结连接的情况下，作为两个分别待连接的元件的连接组件，该两个待连接的元件在该元件的应该彼此连接的侧上可以设有各自的增附连接层，该增附连接层例如可以至少基本上由银组成。在此，各自的待连接的元件并非一定需要借助于电沉积来配设增附连接层。
在这里需要说明的是，相同的元件在附图中设有相同的附图标记。

Claims (16)

1.一种用于制造至少一个功率半导体器件（18、19）的基底（7）的方法，所述方法具有如下方法步骤：
a）提供不导电的绝缘材料体（1）；
b）将结构化的导电的第一金属化层（2a）施布在所述绝缘材料体（1）的第一侧（15a）上，其中，所述第一金属化层（2a）具有第一和第二区域（22a、22b），其中，所述第一区域（22a）具有窄导体轨迹（21），而所述第二区域（22b）具有至少一个宽导体轨迹（20a、20b）；以及
c）在所述至少一个宽导体轨迹（20a、20b）上电沉积第一金属层（5）。
2.根据权利要求1所述的方法，其特征在于，在方法步骤b）与c）之间：
-将不导电的漆层（3）施布到所述窄导体轨迹（21）上，并且在方法步骤c）之后，
-将所述不导电的漆层（3）去除。
3.根据前述权利要求之一所述的方法，所述方法具有如下随后的方法步骤：
-在所述窄导体轨迹（21）和/或所述第一金属层（5）上电沉积第二金属层（10）。
4.根据前述权利要求之一所述的方法，其特征在于，所述至少一个宽导体轨迹（20a）具有至少3000μm的宽度（b）。
5.根据前述权利要求之一所述的方法，其特征在于，所述窄导体轨迹（21）具有100μm至1000μm的宽度（b’）。
6.根据前述权利要求之一所述的方法，其特征在于，所述第一金属化层（5）具有1μm至30μm的厚度。
7.根据前述权利要求之一所述的方法，其特征在于，所述第一金属化层（5）包含银和/或铜。
8.根据前述权利要求之一所述的方法，其特征在于，所述第一金属层（5）具有100μm至500μm的厚度。
9.根据前述权利要求之一所述的方法，其特征在于，在方法步骤b）中附加地，
-将第二金属化层（2b）施布到所述绝缘材料体（1）的与所述绝缘材料体（1）的第一侧（15a）对置地布置的第二侧（15b）上；
并且在方法步骤c）中附加地，
-在所述第二金属化层（2b）上电沉积第三金属层（6）。
10.根据前述权利要求之一所述的方法，其特征在于，所述第一金属化层（2a）具有连接导体轨迹（8），其中，所述第二区域（22b）具有至少一个第一宽导体轨迹和至少一个第二宽导体轨迹（20a、20b），其中，所述连接导体轨迹（8）通过第一数量的导电的、由所述第一金属化层（2a）形成的第一连接片（9）与所述第一宽导体轨迹（20a）连接，并且所述第一宽导体轨迹（20a）通过第二数量的导电的、由所述第一金属化层（2a）形成的第二连接片（9’）与所述第二宽导体轨迹（20b）连接，其中，所述连接片（9、9’）的各自的数量和/或所述连接片（9、9’）的各自的宽度（c）依赖于各自的宽导体轨迹（20a、20b）与所述连接导体轨迹（8）的间距（a）并且随着间距（a）的增加而增加。
11.根据权利要求1至9之一所述的方法，其特征在于，所述第一金属化层（2a）具有连接导体轨迹（8），其中，所述第二区域（22b）具有至少一个第一宽导体轨迹和至少一个第二宽导体轨迹（20a、20b），其中，所述连接导体轨迹（8）相对于第一和第二宽导体轨迹（20a、20b）具有基本上相同的间距（a），其中，所述连接导体轨迹（8）通过由所述第一金属化层（2a）形成的第一连接片（9）与所述第一宽导体轨迹（20a）连接，并且通过由所述第一金属化层（2a）形成的第二连接片（9’）与所述第二宽导体轨迹（20b）连接。
12.根据前述权利要求之一所述的方法，其特征在于，所述第一金属层（5）由铜组成。
13.一种用于制造功率半导体模块（26）的方法，其中，所述方法包括根据前述权利要求之一所述的用于制造至少一个功率半导体器件（18、19）的基底（7）的方法，所述用于制造功率半导体模块（26）的方法还包括如下方法步骤：
e）将所述至少一个功率半导体器件（18、19）与所述第一金属层（5）连接或者在所述第一金属层（5）上布置有第二金属层（10）的情况下与布置在所述第一金属层（5）上的第二金属层（10）连接，并且将至少一个集成电路（17）与所述窄导体轨迹（21）连接或者在所述窄导体轨迹（21）上布置有第二金属层（10）的情况下与布置在所述窄导体轨迹（21）上的第二金属层（10）连接。
14.根据权利要求13所述的用于制造功率半导体模块的方法，其中，各自的连接材料锁合地、尤其是借助于烧结连接或者熔焊连接来进行。
15.一种用于至少一个功率半导体器件（18、19）的基底，其中，所述基底（7）具有不导电的绝缘材料体（1）和布置在所述绝缘材料体（1）的第一侧（15a）上的、结构化的第一金属化层（2a），其中，所述第一金属化层（2a）具有第一和第二区域（22a、22b），其中，所述第一区域（22a）具有窄导体轨迹（21），而所述第二区域具有至少一个宽导体轨迹（22a、22b），其中，在所述至少一个宽导体轨迹（22a、22b）上布置有第一金属层（2a）。
16.一种具有根据权利要求15所述的基底的功率半导体模块，其中，至少一个功率半导体器件（10a、10b）布置在所述基底（7）上并且与所述第一金属层（5）导电连接，并且至少一个集成电路（17）布置在所述基底上并且与所述窄导体轨迹（21）导电连接。
CN201310148433.7A 2012-04-25 2013-04-25 基底和用于制造至少一个功率半导体器件的基底的方法 Expired - Fee Related CN103377950B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102012206758A DE102012206758B3 (de) 2012-04-25 2012-04-25 Verfahren zur Herstellung eines Substrats und ein Leistungshalbleitermodul mit einem Substrat für mindestens ein Leitungshalbleiterbauelement
DE102012206758.2 2012-04-25

Publications (2)

Publication Number Publication Date
CN103377950A true CN103377950A (zh) 2013-10-30
CN103377950B CN103377950B (zh) 2017-03-01

Family

ID=48288183

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310148433.7A Expired - Fee Related CN103377950B (zh) 2012-04-25 2013-04-25 基底和用于制造至少一个功率半导体器件的基底的方法

Country Status (4)

Country Link
JP (1) JP6159563B2 (zh)
KR (1) KR20130120385A (zh)
CN (1) CN103377950B (zh)
DE (1) DE102012206758B3 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107078120A (zh) * 2014-11-06 2017-08-18 半导体元件工业有限责任公司 基板结构和制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437304B2 (en) 2014-11-06 2022-09-06 Semiconductor Components Industries, Llc Substrate structures and methods of manufacture
US9408301B2 (en) 2014-11-06 2016-08-02 Semiconductor Components Industries, Llc Substrate structures and methods of manufacture
WO2023234590A1 (ko) * 2022-05-31 2023-12-07 주식회사 아모그린텍 세라믹 기판 및 그 제조방법
KR20230173334A (ko) * 2022-06-17 2023-12-27 주식회사 아모그린텍 세라믹 기판 및 그 제조방법
DE102022206295B3 (de) 2022-06-23 2023-11-09 Zf Friedrichshafen Ag Verfahren zum bilden eines halbleitermoduls und halbleitermodul
KR20240020380A (ko) * 2022-08-08 2024-02-15 주식회사 아모그린텍 세라믹 기판 및 그 제조방법
KR20240038268A (ko) * 2022-09-16 2024-03-25 주식회사 아모그린텍 히트싱크 일체형 파워모듈용 기판 및 그 제조방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1145693A (zh) * 1995-03-20 1997-03-19 株式会社东芝 氮化硅电路板
CN1219767A (zh) * 1997-12-08 1999-06-16 东芝株式会社 半导体功率器件的封装及其组装方法
EP1187521A1 (de) * 2000-09-09 2002-03-13 AB Mikroelektronik Gesellschaft m.b.H. Verfahren zur Herstellung einer Trägerplatte für elektronische Bauteile
US20050095748A1 (en) * 2001-11-07 2005-05-05 Jurgen Schulz-Harder Method for the selective surface treatment of planar workpieces
CN101232774A (zh) * 2007-01-24 2008-07-30 南京汉德森科技股份有限公司 高热导率陶瓷基印刷电路板及其制作方法
DE102008039389A1 (de) * 2007-09-19 2009-04-16 Infineon Technologies Ag Halbleiterbauelement
CN101593655A (zh) * 2009-07-17 2009-12-02 威海新佳电子有限公司 一种pdp功率集成模块及其制作方法
US20100151120A1 (en) * 2008-12-12 2010-06-17 Tsinghua University Method for making conductive wires

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2664409B2 (ja) * 1988-04-18 1997-10-15 三洋電機株式会社 混成集積回路の製造方法
US5160578A (en) * 1990-04-23 1992-11-03 Phillips Petroleum Company Separating of fibers from a fiber-containing solid sample
US5160579A (en) * 1991-06-05 1992-11-03 Macdermid, Incorporated Process for manufacturing printed circuit employing selective provision of solderable coating
US6319750B1 (en) * 2000-11-14 2001-11-20 Siliconware Precision Industries Co., Ltd. Layout method for thin and fine ball grid array package substrate with plating bus
JP4765110B2 (ja) * 2005-03-31 2011-09-07 Ｄｏｗａメタルテック株式会社 金属−セラミックス接合基板およびその製造方法
JP2006310796A (ja) * 2005-04-01 2006-11-09 Ngk Spark Plug Co Ltd 多数個取り用配線基板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1145693A (zh) * 1995-03-20 1997-03-19 株式会社东芝 氮化硅电路板
CN1219767A (zh) * 1997-12-08 1999-06-16 东芝株式会社 半导体功率器件的封装及其组装方法
EP1187521A1 (de) * 2000-09-09 2002-03-13 AB Mikroelektronik Gesellschaft m.b.H. Verfahren zur Herstellung einer Trägerplatte für elektronische Bauteile
US20050095748A1 (en) * 2001-11-07 2005-05-05 Jurgen Schulz-Harder Method for the selective surface treatment of planar workpieces
CN101232774A (zh) * 2007-01-24 2008-07-30 南京汉德森科技股份有限公司 高热导率陶瓷基印刷电路板及其制作方法
DE102008039389A1 (de) * 2007-09-19 2009-04-16 Infineon Technologies Ag Halbleiterbauelement
US20100151120A1 (en) * 2008-12-12 2010-06-17 Tsinghua University Method for making conductive wires
CN101593655A (zh) * 2009-07-17 2009-12-02 威海新佳电子有限公司 一种pdp功率集成模块及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107078120A (zh) * 2014-11-06 2017-08-18 半导体元件工业有限责任公司 基板结构和制造方法
CN107078120B (zh) * 2014-11-06 2019-08-20 半导体元件工业有限责任公司 基板结构和制造方法

Also Published As

Publication number Publication date
JP2013229603A (ja) 2013-11-07
DE102012206758B3 (de) 2013-05-29
JP6159563B2 (ja) 2017-07-05
KR20130120385A (ko) 2013-11-04
CN103377950B (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
CN103377950A (zh) 基底和用于制造至少一个功率半导体器件的基底的方法
US11532538B2 (en) Component structure, power module and power module assembly structure
CN106536916B (zh) 用于机动车辆的电路装置和电路装置的应用
CN107636827B (zh) 功率电子设备模块
US20140334203A1 (en) Power converter and method for manufacturing power converter
CN102017135B (zh) 带有在多个接触平面中的元器件的基板电路模块
CN105765716B (zh) 功率半导体模块和复合模块
CN105575920A (zh) 双面冷却功率模块及其制造方法
CN109428498B (zh) 组件结构、功率模块及功率模块组装结构
CN103021967A (zh) 具有集成的厚膜印制电路板的功率半导体模块
CN103779339A (zh) 功率半导体模块
CN107204300A (zh) 用于制造芯片复合结构的方法
CN106560921A (zh) 半导体元件在半导体模块上的布置结构和相应方法
CN104637832A (zh) 半导体装置及其制造方法
CN110753996B (zh) 功率电子设备模块
CN105917749A (zh) 电路板、电路和用于制造电路的方法
CN203850269U (zh) 功率半导体模块
US11227845B2 (en) Power module and method of manufacturing same
CN109844939B (zh) 功率模块
US20110156094A1 (en) Electrical module
US9006899B2 (en) Layer stack
CN104867903B (zh) 电子模块
CN102576705B (zh) 电路装置及其制造方法
CN107078126A (zh) 半导体模块以及半导体模块用的导电构件
TWI718217B (zh) 配線基板、具有配線基板之半導體封裝件及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170301

Termination date: 20210425