CN103293790A - 像素单元及其制备方法、阵列基板、显示装置 - Google Patents
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Abstract
本发明提供一种像素单元及其制备方法、阵列基板、显示装置，属于显示技术领域，其可解决现有的两层结构的存储电容的占用面积大，开口率低的问题。本发明的像素单元包括存储电容，所述存储电容包括第一电极和第二电极；所述第一电极包括电连接的多层结构，所述第二电极包括电连接的多层结构，两电极的各层结构交替设置在不同层，所有层结构至少部分重叠，且第一电极与第二电极的结构的层结构数相同；所述存储电容在远离基底的方向上的最顶层结构为像素单元的像素电极。本发明的像素单元的电容为多层结构的，减小了电容尺寸，进而提高了开口率。
Description
技术领域
本发明属于液晶显示技术领域，具体涉及一种像素单元及其制备方法、阵列基板、显示装置。
背景技术
液晶显示装置的开口率（aperture）定义为像素单元可透光部分的面积与像素单元总面积（包括不透光部分的面积）的比值。为了提高开口率，必须尽可能地减少不透光部分的面积；同时，还要保证像素单元总体面积最小化，以保证尽可能高的分辨率。
在一个像素单元中，不透光的部分主要是薄膜晶体管（TFT）、栅极信号线、数据线、存储电容（Cs）、黑矩阵材料，这些部分面积总和决定一个像素的开口率。
在独立存储电容的设计中，一端由像素电极充当存储电容电极，其中像素电极材料为透明金属氧化物，如ITO（氧化铟锡），另一端采用不透光金属材料制作存储电容的另一电极，即该存储电容为两层结构，两层的相对面积决定了存储电容的电容量；其中，ITO像素电极可以透光，而金属材料不透光。
发明人发现现有技术中至少存在如下问题：现有的两层结构的存储电容中，不透光金属材料电极的面积需要较大以保证存储电容两电极的相对面积（从而保证电容量），这会对开口率造成一定程度的影响。
发明内容
本发明所要解决的技术问题包括，针对现有的像素单元的存储电容的面积较大，导致开口率下降的问题，提供一种存储电容面积减小，开口率高的像素单元及其制备方法、阵列基板、显示装置。
解决本发明技术问题所采用的技术方案是一种像素单元，包括存储电容，所述存储电容包括第一电极和第二电极；所述第一电极包括相互电连接的多个层结构，所述第二电极包括相互电连接的多个层结构，两电极的各层结构交替设置在不同层，所有层结构至少部分重叠，且第一电极与第二电极的结构的层数相等；所述存储电容在远离基底的方向上的最顶层结构为像素单元的像素电极。
本发明的像素单元的存储电容采用多层结构，进而在保证存储电容的两个电极的总相对面积不变（即电容量不变）的情况下减小了存储电容的面积（即在基底上占据的面积，也就是不透光的面积），故其可以有效的提高像素单元的开口率。
优选的是，在远离基底的方向上，所述存储电容依次包括第一层结构、第二层结构、第三层结构、第四层结构，所述四层结构至少部分重叠；
所述存储电容的第四层结构即为像素单元的像素电极，且与存储电容的第二层结构电连接，构成存储电容的第一电极；
所述存储电容的第一层结构与第三层结构电连接，构成存储电容的第二电极。
进一步优选的是，上述像素单元还包括顶栅结构的薄膜晶体管；
所述薄膜晶体管的有源区与存储电容的第一层结构设于同一层中，第一绝缘层覆盖薄膜晶体管的有源区与存储电容的第一层结构；
所述薄膜晶体管的栅极与存储电容的第二层结构设于第一绝缘层上，第二绝缘层覆盖薄膜晶体管的栅极与存储电容的第二层结构；
所述薄膜晶体管的源极、漏极以及存储电容的第三层结构设于第二绝缘层上，第三绝缘层覆盖薄膜晶体管的源极、漏极以及存储电容的第三层结构，其中，
所述存储电容的第一层结构与第三层结构间通过贯穿第一绝缘层和第二绝缘层中的过孔电连接；
所述像素电极设于第三绝缘层上，其中，
所述像素电极与存储电容的第二层结构间通过贯穿第二绝缘层和第三绝缘层中的过孔电连接。
更进一步优选的是，所述薄膜晶体管的有源区的材料为金属氧化物半导体。
更进一步优选的是，所述存储电容的第一层结构包括与薄膜晶体管有源区同步形成的金属氧化物半导体层，所述第一层结构的金属氧化物半导体层上设有金属层。
再进一步优选的是，所述金属层由钼、铜、铝、钨中的至少一种制成。
解决本发明技术问题所采用的技术方案是一种像素单元的制备方法，所述像素单元为上述像素单元，包括下述步骤：
通过构图工艺在基底上依次形成包括存储电容各层结构的图形。
优选的是，所述像素单元的存储电容为四层结构的存储电容，包括如下步骤：
在基底上形成存储电容的第一层结构；
在完成上述步骤的基底上形成第一绝缘层；
通过构图工艺在第一绝缘层上形成包括存储电容的第二层结构的图形；
在完成上述步骤的基底上形成第二绝缘层，通过构图工艺在存储电容的第一层结构的未与第二层结构重叠的部分上方形成贯穿第一绝缘层和第二绝缘层的过孔；
在完成上述步骤的基底上通过构图工艺形成包括存储电容的第三层结构的图形，且存储电容的第三层结构通过贯穿第一绝缘层和第二绝缘层的过孔与存储电容的第一层结构连接；
在完成上述步骤的基底上形成第三绝缘层，通过构图工艺在存储电容的第二层结构的未与第三层结构重叠的部分上方形成贯穿第二绝缘层和第三绝缘层的过孔；
在完成上述步骤的基底上通构图工艺形成包括存储电容的第四层结构的图形，且存储电容的第四层结构通过贯穿第二绝缘层和第三绝缘层的过孔与存储电容的第二层结构连接。
进一步优选的是，所述像素单元还包括顶栅结构的薄膜晶体管，所述素单元的制备方法具体包括如下步骤：
在基底上形成存储电容的第一层结构，同时形成薄膜晶体管的有源区；
在完成上述步骤的基底上形成第一绝缘层，且通过构图工艺在第一绝缘层上形成存储电容的第二层结构的图形的同时形成包括薄膜晶体管栅极的图形；
在完成上述步骤的基底上形成第二绝缘层，在存储电容的第一层结构的未与第二层结构重叠的部分上方形成贯穿第一绝缘层和第二绝缘层的过孔的同时在薄膜晶体管的有源区上的源、漏区形成贯穿第一绝缘层和第二绝缘层的过孔；
在完成上述步骤的基底上通过构图工艺形成存储电容的第三层结构的图形的同时形成包括薄膜晶体管源极、漏极的图形，且所述薄膜晶体管的源、漏极通过过孔与薄膜晶体管有源区连接；
在完成上述步骤的基底上形成第三绝缘层，在存储电容的第三层结构的未与第二层结构重叠的部分上方形成贯穿第二绝缘层和第三绝缘层的过孔的同时在薄膜晶体管漏极上形成贯穿第三绝缘层的过孔；
在完成上述步骤的基底上通过构图工艺形成包括存储电容的第四层结构的图形，且所述存储电容的第四层结构通过贯穿第三绝缘层的过孔与薄膜晶体管的漏极连接。
更进一步有选的是，所述101.在基底上形成存储电容的第一层结构，同时形成薄膜晶体管的有源区，具体包括如下步骤：
在基底上制备金属氧化物半导体材料层，并在金属氧化物半导体材料层上涂覆光刻胶层，对光刻胶进行曝光、显影，其中剩余的位于有源区的光刻胶厚度大于存储电容区的光刻胶厚度，且有源区的光刻胶与存储电容区的光刻胶断开；
通过刻蚀去除裸露的金属氧化物半导体材料层；
通过显影去除存储电容区剩余厚度的光刻胶；
通过化学镀工艺在存储电容的第一层结构的金属氧化物半导体区上形成金属层
剥离去除剩余光刻胶。
更进一步优选的是，所述金属层是由钼、铜、铝、钨中的至少一种制成。
更进一步优选的是，所述对光刻胶曝光包括：
通过半色调掩膜板或灰阶掩膜板对光刻胶曝光。
解决本发明技术问题所采用的技术方案是一种阵列基板，所述阵列基板包括上述像素单元。
由于该阵列基板包括上述像素单元，故其开口率高。
解决本发明技术问题所采用的技术方案是一种显示装置，所述显示装置包括上述阵列基板。
由于该显示装置包括上述阵列基板，故其画面效果更好。
附图说明
图1为本发明的实施例1、2、3、4的像素单元的结构示意图；
图2a为本发明的实施例4的形成像素单元的存储电容的第一层结构步骤1011意图；
图2b为本发明的实施例4的形成像素单元的存储电容的第一层结构步骤1012示意图；
图2c为本发明的实施例4的形成像素单元的存储电容的第一层结构步骤1013示意图；
图2d为本发明的实施例4的形成像素单元的存储电容的第一层结构步骤1014示意图；
图2e为本发明的实施例4的形成像素单元的存储电容的第一层结构步骤1015示意图；
图3为本发明的实施例4的制备像素单元的方法中，在完成步骤102之后的像素单元的结构示意图；以及
图4为本发明的实施例4的制备像素单元的方法中，在完成步骤104之后的像素单元的结构示意图；
其中附图标记为：101、基底；102、存储电容的第一层结构；103、有源区；104、金属氧化物半导体膜层；105、光刻胶；201、第一绝缘层；202、存储电容的第二层结构；203、栅极；301、第二绝缘层；302存储电容的第三层结构；303、源极；304、漏极；3051、第一过孔；3052、第二过孔3053、第三过孔；3054、第四过孔；3055、第五过孔；401第三绝缘层；402、存储电容的第四层结构（像素电极）。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
实施例1：
本实施例提供一种像素单元，包括存储电容，所述存储电容包括第一电极和第二电极；所述第一电极包括相互电连接的多个层结构，所述第二电极包括相互电连接的多个层结构，两电极的各层结构交替设置在不同层，所有层结构至少部分重叠，且第一电极与第二电极的结构的层数相等；所述存储电容在远离基底的方向上的最顶层结构为像素单元的像素电极。
本实施例的像素单元的存储电容的第一电极和第二电极均包括多层结构，故其与现有的存储电容的面积相比较小，可以有效提高开口率。
实施例2
结合图示1所示，本实施例提供一种像素单元，其包括四层结构的电容，同时还包括顶栅结构的薄膜晶体管。
其中，所述薄膜晶体管的有源区103与存储电容的第一层结构102设于同一层（即直接设在基底上的层）中，第一绝缘层201覆盖薄膜晶体管的有源区103与存储电容的第一层结构102。
所述薄膜晶体管的栅极203与存储电容的第二层结构202设于第一绝缘层201上，第二绝缘层301覆盖薄膜晶体管的栅极203与存储电容的第二层结构202。
所述薄膜晶体管的源极303、漏极304以及存储电容的第三层结构302设于第二绝缘层301上，第三绝缘层401覆盖薄膜晶体管的源极303、漏极304以及存储电容的第三层结构302，其中，
所述存储电容的第一层结构102与第三层结构302间通过贯穿第一绝缘层201和第二绝缘层301的第一过孔3051电连接，所述薄膜晶体管的源极303、漏极304分别通过贯穿第一绝缘层201和第二绝缘层301的第三过孔3053、第四过孔3054与薄膜晶体管的有源区103相连。
所述像素电极402设于第三绝缘层401上，其中，所述像素电极402与存储电容的第二层结构202间通过贯穿第二绝缘层301和第三绝缘层401的第二过孔3052电连接，同时像素电极402通过贯穿薄膜晶体管漏极304上方的第三绝缘层401的第五过孔3055与薄膜晶体管漏极304电连接。
其中，将存储电容的第一层结构102与薄膜晶体管的有源区103设置于同一层、第二层结构202与薄膜晶体管的栅极203设置于同一层、第三层结构302与薄膜晶体管的源极303和漏极304设置于同一层，也就可以在制作时与薄膜晶体管的隔层结构分别通过一次构图工艺形成，也就是说不用增加工艺步骤，也可以节约成本。
当然，存储电容的各层结构也可与薄膜晶体管的结构分别位于不同的层中，这样需要分别制作薄膜晶体管和存储电容的各层结构，但是其存储电容和现有的存储电容相比较面积仍然减小了，也可以有效地提高开口率。
优选地，所述薄膜晶体管的有源区103的材料为金属氧化物半导体。
优选地，所述存储电容的第一层结构102包括与薄膜晶体管有源区103同步形成的金属氧化物半导体层，所述第一层结构102的金属氧化物半导体层上设有金属层，其中，所述金属层由钼、铜、铝、钨中的至少一种制成。
当有源区103材料为金属氧化物半导体时，与其同步形成的存储电容结构也是金属氧化物半导体材料，故不导电，不能直接作为电极，因此这时还要在其上形成用于导电的金属层。
当然本实施中的像素单元只是以包括四层结构的存储电容和顶栅型的薄膜晶体管为例，当然像素单元的存储电容也可以是六层、八层以及更多层结构（层结构数为偶数）的存储电容，薄膜晶体管的类型也可以为其它类型的（底栅型薄膜晶体管），只要在保证存储电容的两个电极的总相对面积不变（即电容量不变）的情况下减小了存储电容的面积（即在基底上占据的面积，也就是不透光的面积），该结构的像素单元就在本发明的保护范围内。
实施例3
本实施例针对实施例1、2中所述的像素单元提供了一种像素单元的制备方法，包括下述步骤：
在基底上形成包括像素单元的存储电容的多层结构的图形。
其中，在每形成存储电容的一层结构后，就在该层结构上形成一层绝缘层，在相邻两层结构未重叠的部分形成贯穿这两层结构上覆盖的绝缘层的过孔，用于两奇数层电连接以及两偶数层电连接，分别形成存储电容的第一电极和第二电极，且第一电极的层数与第二电极的层数相同。
当然，像素单元还包括薄膜晶体管，在形成像素单元的存储电容的同时也形成了薄膜晶体管。
实施例4
结合图1、2、3、4所示，本实施例针对实施例2的像素单元提供了一种像素单元的制备方法，具体包括如下步骤：
101.在基底101上形成存储电容的第一层结构102，同时形成薄膜晶体管的有源区103，如图2所示。
其中步骤101具体包括：
如图2a所示，1011.在基底101上通过构图工艺利用金属氧化物半导体材料分别形成包括有源层与第一层结构的图形，具体的首先在基底101上形成金属氧化物半导体膜层104，并在金属氧化物半导体膜层104上形成光刻胶105，对光刻胶105进行曝光、显影，其中剩余的位于有源区103的光刻胶105厚度大于存储电容区的光刻胶105厚度，且有源区103的光刻胶105与存储电容区的光刻胶105断开。
优选地，所述对光刻胶105曝光包括：
通过半色调掩膜板或灰阶掩膜板对光刻胶105曝光。
如图2b所示,1012.通过刻蚀去除裸露的金属氧化物半导体膜层104。
如图2c所示,1013.通过刻蚀去除存储电容区剩余厚度的光刻胶105。
如图2d所示1014.通过化学镀工艺在存储电容的第一层结构102的金属氧化物半导体区上形成金属层。
化学镀工艺简单易行，成本低；且由于本方案中的化学镀工艺中使用的化学液中的络合剂为酒石酸，其可使金属及金属氧化物表面改性，而不会对SiO、SiN等表面造成改变，因此其只会在裸露的存储电容的第一层结构102的金属氧化物半导体区上形成金属层（因为薄膜晶体管有源区103此时仍被光刻胶覆盖，故不会形成金属层），而对于顶栅型薄膜晶体管的性能没有影响。
优选地，所述金属层是由钼、铜、铝、钨中的至少一种制成。
以形成钼金属层作为化学镀工艺的例子：在室温至100℃间的温度下，将化学镀钼液涂布在具有如图2c所示结构的基底101上，待其反应完全即可得到如图2d、图2e所示的结构，之后清洗、烘干，进行后续步骤。其中，化学镀钼液的成分可包括：0.1～0.3mol/L的硫酸钼；0.05～0.15mol/L的硫化钠(稳定剂)，其用于保证钼离子的稳定；0.1～1mol/L的醋酸钠(缓冲剂)；0.1～1mol/L的酒石酸(络合剂)，其可用于使钼离子的极性增大，使所得的镀层结晶细致光滑，同时还可以稳定镀液；余量的水。当然，以上只是化学镀钼液的一个具体例子，其成分可有不同，例如其中还可含有加速剂、pH值调节剂等其他物质，且各已有组分的浓度、物质选择也可不同。
由于通过化学镀形成导电层的工艺是已知的，故在此不再对其进行详细介绍。
当然，如果不使用化学镀工艺，而采用构图工艺直接形成金属层也是可行的，这样其需要增加一次构图工艺，但是其适用范围也更广，例如可用于底栅型的薄膜晶体管，且有源区的材料也可以不是金属氧化物半导体。
如图2e所示，1015.剥离去除剩余光刻胶105。
102.在完成上述步骤的基底101上形成第一绝缘层201，且通过构图工艺在第一绝缘层201上形成存储电容的第二层结构202的图形的同时形成包括薄膜晶体管栅极的图形，得到如图2所示的结构。
103.在完成上述步骤的基底101上形成第二绝缘层301，在存储电容的第一层结构102与第二层结构202未重叠的部分上方形成贯穿第一绝缘层201和第二绝缘层301的第一过孔3051的同时在薄膜晶体管的有源区103上的源、漏区形成贯穿第一绝缘层201和第二绝缘层301的第三过孔3053和第四过孔3054。
104.在完成上述步骤的基底101上通过构图工艺形成存储电容的第三层结构302的图形的同时形成包括薄膜晶体管源极303、漏极304的图形，且所述薄膜晶体管的源、漏极304分别通过第三过孔3053和第四过孔3054与薄膜晶体管有源区103连接，得到如图3所示的结构。
105.在完成上述步骤的基底101上形成第三绝缘层401，在存储电容的第三层结构302与第二层结构202未重叠的部分上方形成贯穿第二绝缘层301和第三绝缘层401的第二过孔3052的同时在薄膜晶体管漏极304上形成贯穿第三绝缘层401的第五过孔3055，得到图4所示结构。
106.在完成上述步骤的基底101上通过构图工艺形成包括存储电容的第四层结构402的图形，且所述存储电容的第四层结构402通过贯穿第三绝缘层401的第二过孔3052与薄膜晶体管的漏极304连接，得到如图1所示的结构。
当然，根据薄膜晶体管结构的不同，存储电容的具体制备方法也是多样的（例如可为6层、8层等），在此不再逐一描述，但是只要其可以形成存储电容的多层结构（偶数层结构）就属于本发明的保护范围。
实施例5
本实施例提供了一种阵列基板，该阵列基板包括上述像素单元。
当然，在阵列基板中还应具有数据线、扫描线等其他的已知结构，在此不再详细描述。
由于本实施例的阵列基板具有上述的像素单元，故其开口率较高。
实施例6
本实施例提供了一种显示装置，该显示装置包括实施例5中所述的阵列基板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本实施例的显示装置中具有实施例5中的阵列基板，故其具有更好的开口率，视觉效果更好。
当然，本实施例的显示装置中还可以包括其他常规结构，如电源单元、显示驱动单元等。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (14)
1.一种像素单元，包括存储电容，其特征在于，所述存储电容包括第一电极和第二电极；
所述第一电极包括相互电连接的多个层结构，所述第二电极包括相互电连接的多个层结构，两电极的各层结构交替设置在不同层，所有层结构至少部分重叠，且第一电极与第二电极的层结构数相同；
所述存储电容在远离基底的方向上的最顶层结构为像素单元的像素电极。
2.根据权利要求1所述的像素单元，其特征在于，在远离基底的方向上，所述存储电容依次包括第一层结构、第二层结构、第三层结构、第四层结构；
所述存储电容的第四层结构即为像素单元的像素电极，且与存储电容的第二层结构电连接，构成存储电容的第一电极；
所述存储电容的第一层结构与第三层结构电连接，构成存储电容的第二电极。
3.根据权利要求2所述的像素单元，其特征在于，还包括顶栅结构的薄膜晶体管，
所述薄膜晶体管的有源区与存储电容的第一层结构设于同一层中，第一绝缘层覆盖薄膜晶体管的有源区与存储电容的第一层结构；
所述薄膜晶体管的栅极与存储电容的第二层结构设于第一绝缘层上，第二绝缘层覆盖薄膜晶体管的栅极与存储电容的第二层结构；
所述薄膜晶体管的源极、漏极以及存储电容的第三层结构设于第二绝缘层上，第三绝缘层覆盖薄膜晶体管的源极、漏极以及存储电容的第三层结构，其中，
所述存储电容的第一层结构与第三层结构间通过贯穿第一绝缘层和第二绝缘层中的过孔电连接；
所述像素电极设于第三绝缘层上，其中，
所述像素电极与存储电容的第二层结构间通过贯穿第二绝缘层和第三绝缘层中的过孔电连接。
4.根据权利要求3所述的像素单元，其特征在于，所述薄膜晶体管的有源区的材料为金属氧化物半导体。
5.根据权利要求4所述的像素单元，其特征在于，所述存储电容的第一层结构包括与薄膜晶体管有源区同步形成的金属氧化物半导体层，所述第一层结构的金属氧化物半导体层上设有金属层。
6.根据权利要求5所述的像素单元，其特征在于，所述金属层由钼、铜、铝、钨中的至少一种制成。
7.一种如权1至6中任意一项所述的像素单元的制备方法，其特征在于，包括如下步骤：
通过构图工艺在基底上依次形成包括存储电容各层结构的图形。
8.根据权利要求7所述的像素单元的制备方法，其特征在于，所述存储电容为四层结构的存储电容，所述像素单元的制备方法包括如下步骤：
在基底上形成存储电容的第一层结构；
在完成上述步骤的基底上形成第一绝缘层；
通过构图工艺在第一绝缘层上形成包括存储电容的第二层结构的图形；
在完成上述步骤的基底上形成第二绝缘层，通过构图工艺在存储电容的第一层结构的未与第二层结构重叠的部分上方形成贯穿第一绝缘层和第二绝缘层的过孔；
在完成上述步骤的基底上通过构图工艺形成包括存储电容的第三层结构的图形，且存储电容的第三层结构通过贯穿第一绝缘层和第二绝缘层的过孔与存储电容的第一层结构连接；
在完成上述步骤的基底上形成第三绝缘层，通过构图工艺在存储电容的第二层结构的未与第三层结构重叠的部分上方形成贯穿第二绝缘层和第三绝缘层的过孔；
在完成上述步骤的基底上通构图工艺形成包括存储电容的第四层结构的图形，且存储电容的第四层结构通过贯穿第二绝缘层和第三绝缘层的过孔与存储电容的第二层结构连接。
9.根据权利要求8所述的像素单元的制备方法，其特征在于，所述像素单元还包括顶栅结构的薄膜晶体管，所述素单元的制备方法具体包括如下步骤：
在基底上形成存储电容的第一层结构，同时形成薄膜晶体管的有源区；
在完成上述步骤的基底上形成第一绝缘层，且通过构图工艺在第一绝缘层上形成包括存储电容的第二层结构和薄膜晶体管栅极的图形；
在完成上述步骤的基底上形成第二绝缘层，通过构图工艺在存储电容的第一层结构的未与第二层结构未重叠的部分上方形成贯穿第一绝缘层和第二绝缘层的过孔，同时在薄膜晶体管的源、漏区形成贯穿第一绝缘层和第二绝缘层的过孔；
在完成上述步骤的基底上通过构图工艺形成包括存储电容的第三层结构和薄膜晶体管源极、漏极的图形，且所述薄膜晶体管的源、漏极通过过孔与薄膜晶体管有源区连接；
在完成上述步骤的基底上形成第三绝缘层，在存储电容的第三层结构与第二层结构的未重叠的部分上方形成贯穿第二绝缘层和第三绝缘层的过孔的同时在薄膜晶体管漏极上形成贯穿第三绝缘层的过孔；
在完成上述步骤的基底上通过构图工艺形成包括存储电容的第四层结构的图形，且所述存储电容的第四层结构通过贯穿第三绝缘层的过孔与薄膜晶体管的漏极连接。
10.根据权利要求9所述的像素单元的制备方法，其特征在于，所述在基底上形成存储电容的第一层结构，同时形成薄膜晶体管的有源区，具体包括如下步骤：
在基底上制备金属氧化物半导体材料层，并在金属氧化物半导体材料层上涂覆光刻胶层，对光刻胶进行曝光、显影，其中剩余的位于有源区的光刻胶厚度大于存储电容区的光刻胶厚度，且有源区的光刻胶与存储电容区的光刻胶断开；
通过刻蚀去除裸露的金属氧化物半导体材料层；
通过刻蚀去除存储电容区剩余厚度的光刻胶；
通过化学镀工艺在存储电容的第一层结构的金属氧化物半导体层上形成金属层；
剥离去除剩余光刻胶。
11.根据权利要求10所述的像素单元的制备方法，其特征在于，所述金属层是由钼、铜、铝、钨中的至少一种制成。
12.根据权利要求10所述的像素单元的制备方法，其特征在于，所述对光刻胶曝光包括：
通过半色调掩膜板或灰阶掩膜板对光刻胶曝光。
13.一种阵列基板，其特征在于，包括权利要求1～6中任意一项所述的像素单元。
14.一种显示装置，其特征在于，包括权利要求13所述的阵列基板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |