CN103247333A - 低泄漏电路、装置和技术 - Google Patents
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Abstract
一种集成电路，包括组织成子块的电路，以及电源选择电路，所述电源选择电路操作为选择性调节所述子块的电源端子的连接性。当所述集成电路操作在活动模式下时，所述电源选择电路将所述子块并联连接在上活动模式电源和低活动模式电源之间；当所述集成电路操作在待机模式下时，所述电源选择电路将两个或更多个子块串联连接在上待机模式电源和低待机模式电源之间。此外，在待机模式下，激活子块内的隔离电路，以将所述子块内的电路与所述子块的输入或输出端子隔离。
Description
相关申请的交叉引用
本申请要求2012年2月9日提出的、名称为“低泄漏电路、装置和技术”的美国临时专利申请61/596,892的优先权，该案的全部内容以引用方式并入本申请中。
背景技术
具有小特征尺寸(诸如CMOS工艺节点90nm及以下)的集成电路在成本、速度和动态功率消耗上具有许多优点。然而，由于在此种集成电路中的晶体管和装置的小特征尺寸，当在休眠模式或待机模式时，所述电路具有大量的泄漏电流。
如今的深亚微米CMOS工艺允许更小和更低成本的集成电路(IC)，从而以更低的活动功率消耗来提供更多功能。然而，这些细线(fine-line)CMOS技术的主要缺点是大的待机功率消耗。增加的待机功率由各种源产生。一些最重要的因素包括：VT定标(vt scaling)、漏致势垒降低(DIBL)、载体经过栅极的直接隧穿(栅极泄漏)以及短/窄通道效应。对于通常在SRAM单元(cell)中使用的最小尺寸装置而言，装置泄漏特别高。此外，泄漏随温度超线性地增加，且在工业或军事温度范围的最顶端的装置泄漏可能太高而阻止细线CMOS的使用。
混合信号和数字产品(例如，尘埃网络DN6000，线性技术LTC5800)，经常具有“活动(active)”或运行模式以及“休眠”或待机模式。在活动模式期间，数字电路及可能的模拟电路被启用且执行一个或多个功能。所述功能可由硬件(例如，DMA传输)或软件(例如，服务中断)定义。为保存电力，当不能主动的执行功能时，数字装置经常进入待机模式。一种减小待机模式期间的功率的方法是完全移除一部分数字电路的电力。使用这种方法，与数字逻辑或数字存储器串联的晶体管被关闭，从而将开关的电流泄漏减小到近乎零。虽然电力节省是相当大的，但关闭数字块造成状态丢失。具体地，静态存储器的内容以及触发电路(flip-flop)的状态被丢失。对于诸如微控制器、微处理器、存储器高速缓存、孤立SRAM、或包括状态机的数字电路的产品而言，状态的丢失是不可接受的。
对于诸如微控制器或无线传感器节点的产品而言，较低的待机电力消耗会是非常有益的。此外，包括深亚微米数字电路的电池供电产品，诸如功能手机或智能手机、诸如亚马逊kindle(Amazon Kindle)的电子阅读器、诸如ipad的平板电脑或膝上型电脑，都会从减小的休眠或待机电力消耗中受益颇多。较低待机电力直接转化为较长的电池寿命，从而允许产品制造商使用较小、较低成本电池替换相同体积的电池，以在充电中获得同样的使用寿命或在充电中增加使用寿命。
因而，存在对具有小特征尺寸和具有泄漏电流的电路的需求，该电路与传统电路相比，泄漏电流以数量级或更多的减小。
附图说明
附图描绘根据本教示的一个或多个实施方式，仅作为示例而非限制。在图中，相同的附图标记指代相同或相似的元件。
图1A示出了示例性的集成电路，所述集成电路配置用于当在待机模式中操作时提供低泄漏电流。
图1B和1C示出了分别用于活动和待机模式中的集成电路子块的两个示例性的配置。
图2A示出了示例性的存储器，所述存储器配置用于当在待机模式中操作时提供低泄漏电流。
图2B和2C示出了用于活动和待机模式中的存储器子块的示例性的配置。
图2D示出了在集成电路中用于电源选择的示例性的电路。
图3A-3F示出了用于待机模式中的存储器子块和子块的n本体(n-body)端子和p本体(p-body)端子的连接的示例性的配置。
图4示出了示例性的隔离电路，用于在待机模式中将子块中的电路与所述子块的输入端子和/或输出端子隔离。
图5示出了示例性的电阻分压器电路，用于将集成电路的一组子块从活动模式(active mode)配置转换至待机模式配置。
图6示出了示例性的SRAM位单元电路。
图7示出了示例性的电路，配置用于在待机模式中操作时提供低泄漏电流以及包含隔离电路。
图8示出了示例性的集成电路结构，所述示例性的的集成电路结构具有在其内部形成的NMOS和PMOS装置，所述NMOS和PMOS装置与半导体基板隔离。
具体实施方式
在下面的详细描述中，许多特定细节以示例方式提出，以便提供对相关教示的透彻理解。然而，领域技术人员应该显而易见的是，本教示可在没有这些细节的情况下实施。在其他实例中，公知的方法、程序、组件和/或电路已以相对高的概括(high-level)被描述而没有描述细节，以免不必要地模糊本教示的各方面。
集成电路可被配置成在活动模式和待机模式(也被称为活动和待机状态)中的任一者下操作。在活动模式中，集成电路的电路连接至电源以能够使电路执行各种功能。在待机模式中，集成电路的至少一些电路掉电，以便减小待机模式中集成电路的总电力消耗。电路可通过将供应至电路的电压幅值降至非零值或零值来掉电。总的电力消耗通过减小流经掉电电路的泄漏电流而减小。一般而言，电路的掉电包括断开电路与电源的连接，或在一些实施例中，停止(halting)或门控(gating)时钟信号。在电路包括诸如寄存器或触发电路的状态保留元件的实施例中，电路掉电至零伏供电可导致状态保留元件丢失它们的状态。
泄漏电流一般指流经NMOS和PMOS晶体管的栅极端子的电流和/或从截止的NMOS和PMOS晶体管的源极或漏极端子流出的电流(例如，泄漏电流从栅极、源极或漏极端子流入晶体管的本体端子，和/或从栅极、源极、或漏极端子流入栅极、源极、或漏极端子中的另一个)。然而更一般地，泄漏电流可指流经开关、流经开关电路或流经其他电路的泄漏电流，所述其他电路意图处于非导电状态或者关断(turn off)。
图1A示出由各种类型电路形成的示例性的集成电路100。所述集成电路可形成芯片或微芯片的一部分或形成在芯片或微芯片上。通常，集成电路100可包括或执行数字电路、处理器、微处理器、控制器、微控制器、存储器或有限状态机中任一类型数字电路的功能，且可包括逻辑电路以及状态保留电路，诸如寄存器传输逻辑(RTL)、寄存器、加法器、触发器等等。
集成电路100包括电源电路103以及各种电路块105a、105b。电源电路103可包括以下中的一个或多个：用于接收外部电源电压或电势的引脚或端口；片上电源；电池等等。电源电路103可向集成电路100的剩余电路提供在上电源和低电源之间的单一电源电压。可选地，电源电路103可向剩余电路提供多个电源电压，每个电源电压在各个上电源和低电源之间。各种电源电压可提供至电路的不同部分(例如，以1.6V电源操作的电路的第一部分，以及以3.2V电源操作的电路的第二部分)，和/或在电路的不同操作模式下提供(当集成电路在活动模式下操作时为1.6V电源，当集成电路在待机模式下操作时为3.2V电源)。
集成电路100的电路可划分为各种块105a、105b。所述块可基于电路的功能特性被识别。在一个示例中，电路块105a包括具有状态保留元件的电路，同时电路块105b包括不包含状态保留元件的电路。在活动模式期间，电路块105a和105b均接收电源电路103的电力。然而，在待机模式期间，块105b与电源断开(有时额外具有连接在一起的上电源端子和低电源端子)，以便减小集成电路100的电力消耗；然而，为了保留块105a电路存储的状态，电路块105a在待机模式期间继续接收电源电路103的电力。
为了减小块105a的电路在待机下的电力消耗，块105a的电路可配置成在待机模式期间从减小的电源幅值开始操作。例如，块105a的电路可配置成在活动模式下从1.6V开始操作，且可被配置成在待机模式下从低至200mV的电源幅值下操作(且保留电路状态)。
块105a的电路在图1A中被示为划分成多个子块107。每个子块包括电路的一部分，且所述多个子块共同包括块105a的电路的所有部分。如图1B所示，当操作在活动模式时，电路块105a和105b的每个子块107具有连接到上电源的上电源端子VDD和连接到低电源的低电源端子VSS。如图1B所示，所有子块可连接在相同的上电源和低电源之间。可选地，不同的子块可连接至不同的电源(例如，电路105a的子块可连接至具有电压1.6V的第一电源，而电路105b的子块可连接至具有电压1.2V的第二电源)。
当操作在待机模式下时，块105a的两个或更多个子块107串联连接在上电源和低电源之间，如图1C所示。特别地，在图1C的示例中，三个子块107被显示为串联连接在上电源和低电源之间。第一子块具有连接至低电源的低电源端子VSS，以及连接至串联连接的下一子块(即，在显示三个子块的示例中的中间子块)的低电源端子的上电源端子VDD。串联连接的最后一个子块具有连接至串联连接的前一子块(即，示例中的中间子块)的上电源端子VDD的低电源端子VSS，和连接至所述上电源的上电源端子VDD。
在待机模式期间被所有各种子块107使用的上电源和低电源可以是相同的电源或不同的电源(例如，电路105a的子块可以串联连接在第一电源之间，而电路的另一部分的子块可串联连接在不同的第二电源之间)。再者，在待机模式期间使用的电源可以与在活动模式期间使用的电源相同；可选地，可使用不同的待机模式和活动模式电源。在一示例中，使用1.6V的活动模式电源(例如，受低压差稳压器(low-dropout regulator)调节)来在活动模式期间给电路供电，而使用3.2V的待机模式电源(例如，电池)来在待机模式期间给电路供电。在其他示例中，待机模式电源提供高于集成电路的正操操作电压(和/或高于芯片的正常操作电压或核心电压)的电压；然而，即使在此种示例中，在待机模式期间供应至串联连接中的任一单个子块中的电压也保持在不超过集成电路的正常操作电压。
在一个示例中，集成电路100包括存储器。结合图2A-2D涉及的存储器示例描述了图1A的集成电路的各种特征。存储器200，诸如图2A中示出的SRAM单元，包括多行和多列位单元203。为节省电力，整个存储器可分解成多个子块207或段。每个子块207具有单独的上电源端(例如，VDD)和和单独的低电源端(例如，VSS)，以供应电力至子块中的位单元，如图2B所示。子块207的尺寸相同且每个包括跨越多行和/或多列的大量位单元203。在第一示例中，存储器200可操作为基于存储器是否操作于活动模式(例如，运行模式)或待机模式下(也称为活动状态和待机状态)而不同地重配置子块207。在活动模式下，如图2B所示，子块207并联连接在上电源端子和低电源端子之间，使得子块VDD端子一起连接至电路的上电源(例如，用来供应电力至集成电路芯片的数字核心的上1.2V调节电源)，以及子块VSS端子连接至电路的低电源(例如，地)。然而，在待机模式期间，如图2C所示，子块重新串联连接在电路的上电源和低电源之间。这样，在待机模式，第一子块的VDD端子直接连接至电路的上电源，第二子块的VDD端子连接至第一子块的VSS端子，第三子块的VDD端子连接至第二子块的端子，以及在重新连接的串联中的最后子块使其VDD端子连接至前一子块的VSS端子，及使其VSS端子连接至电路的低电源，如图2C所示。
一般地，在待机模式期间，子块串联连接在上电源和低电源之间，所述上电源和低电源用来在活动模式下给电路供电。然而，在一些示例中，子块串联连接到不同于在活动模式下使用的电源的电源，诸如在调节器设定的调节电压和地或低电源之间。
在待机模式下，当子块串联连接时，到子块的电流流经所述子块且流入串联互连中在所述子块下的子块。以此方式，来自电源的能量被用来维持串联互连的下子块以及上子块中的状态。相反，在公知电路中，每个子块连接在上电源和低电源之间，来自电源的能量在经过单一子块之后作为热量被浪费。
待机模式下串联连接在上电源和低电源之间的子块数目根据设计选择，且可以结合各种因素而确定，所述因素诸如每个子块确保子块内的状态保留所需的最小电压，以及装置的操作电压范围。例如，如果存储器(或存储器中的存储器子块)需要200mV来可靠地维持状态，及存储器的操作范围是2.1V至3.75V，则高达10个子块可以与直接连接至上电源的顶部子块串联堆叠。当电源处于最小允许电压(2.1V)时，每个子块两端具有210mV的电压，及电力消耗与传统存储器相比减小了10倍。如果电压升至3.75V，则10个子块中的每个子块两端具有使所述子块能够可靠操作的375mV的电压。然而，由于每个子块以375mV而非使其端子两端待机的200mV最小值操作，因此电力被浪费。特别地，电力被浪费，这是因为经过子块的泄漏相较于210mV而增加在375mV，且因为更多子块可被加入到连接在上电源和低电源之间的串联(例如，18个子块可串联连接，每个在其端子两端具有208mV的电压)中，以在待机模式中进一步减小经过子块的电流。
在图2C所示的第一示例220中，八个子块串联连接在上电源VUP_SUP和低电源VLW_SUP之间，同时电路的一部分(在图中标为“周边电路”，且包括此类作为放大器和解码器的电路)在待机模式期间接收在其连接至上电源VUP_SUP和低电源VLW_SUP的端子之间的全电源电压。可选地，在一些实施例中，一部分电路(例如，周边电路，或不包括状态保留元件的电路)在待机模式期间，使其两个端子连接至低电源VLW_SUP，以便在待机模式期间使电路掉电；一端子与电源断开，而另一端子连接至电源；两端子与他们各自的电源端子断开；或部分或完全地断开来自该部分电路的电力的任何其他适当的配置。在其他实施例中，周边电路在待机模式下可连接至与上电源VUP_SUP不同的电源，例如待机模式期间在上电源VUP_SUP和低电源VLW_SIP之间的电压超过周边电路的最大供应电压的情况下。
在图2C所示的第二示例225中，子块在待机模式期间以四个子块(或任何其他适当数目的子块)为一组连接。每组中的子块串联连接在上电源VUP_SUP和低电源VLW_SUP之间，而每组子块与其他组并联连接在所述上电源和低电源之间。
在一些实施例中，在待机期间，电源监视电路231动态监测电源(VUP_SUP和VLW_SUP)，并调整子块的配置以维持最佳配置。例如，图2D示例性地显示包括两个或更多个存储器单元或子块的存储器阵列。电源选择电路233连接至上电源和低电源，且选择性地在所述电源之间与位单元并联或串联连接。电源选择电路233基于接收自装置模式监控器232且指示存储器电路的操作模式和/或指示存储器电路形成其一部分的集成电路的操作模式(待机模式或活动模式)的信号来调整位单元的连接性。此外，电源选择电路233根据接收自电源监控电路231且指示上电源和低电源之间的电压差的信号来调整位单元的连接性。
在一个示例中，当存储器电路被确定为操作在(或被切换而操作在)待机模式下时，电源选择电路233确定上电源和低电源之间的电压差。电源选择电路进而确定在上电源和低电源之间连接存储器子块的最佳配置，以减小泄漏电流。在所述示例中，电源选择电路233可确定可串联连接在上电源和低电源之间同时确保子块接收其最小待机电压的最多数目的存储器子块。电源选择电路233进而调整位单元和/或所确定的子块的连接性。当存储器操作在待机模式下以响应于电压供应幅值的变化而动态调整位单元和/或子块的连接性时，电源监控器231和选择电路233可连续操作。
在一些实施例中，电源监控器(supply monitor)231包括基于栅极泄漏的监督器(supervisor)，所述基于栅极泄漏的监督器类似于美国专利申请13/666,916(2012年1月11日提交)所描述的，以用来响应电源电压的改变而监控电源并调整子块的配置的监督器。在一个示例中，SRAM被分解成十六个子块，且所述SRAM在当电源大于3.2V时以十六个子块串联配置(使得每个子块在待机期间被供应最小200mV电压)。如果电源降至低于3.2V阀值，SRAM被重配置使得八对并联连接的子块的串联堆叠被使用。
在一些实施例中，电源选择电路提供子块之间连接性的精细控制，使得子块组可被并联放置且这些并联子块组可被串联放置，从而能够提高装置性能和使能电源电压的最优追踪。在一些实施例中，子块在被串联放置之前重配置不同的尺寸。
虽然图2D示出示例性的存储器阵列，其中，单一电源选择电路233、装置模式监控器232和电源监控器231用来动态地监控电源和调整位单元或子块的连接性，多个电源监控器可被使用(例如，在集成电路具有在待机模式下使用的多个不同电源的情况下)，多个装置模式监控器可被使用(例如，在集成电路中，其中，电路的不同部分可被独立放入待机或活动模式，且其中，单独的装置监控器被用于电路的每个部分)，和/或多个电源选择电路可被使用。
电源选择电路，除了调整子块的上电源端子和低电源端子的连接性之外，可被配置为调整本体的连接性或每个字块内的NMOS和PMOS装置的阱端子(well terminal)。NMOS装置可装配在集成电路基板的一个或多个p阱内，及连接至子块内的一个或多个p阱的本体端子可连接在一起并接至n本体端子VNBODY。通过细线CMOS技术形成p阱于深n阱中，P阱可与周围的p基板电气隔离，其中，所述细线CMOS技术在其处理选项中提供深n阱。类似地，PMOS装置可装配在集成电路基板的n阱内，及连接至子块内的n阱的本体端子可连接在一起并接至p本体端子VPBODY。
在活动模式期间，子块的VNBODY端子一般连接至基板电压(例如，地，或子块的低电源端子)，同时VPBODY端子连接至上电源电压(例如，VUP_SUP或子块的上电源端子)。当电源选择电路调整子块的上电源端子和低电源端子的连接性时，电源选择电路可额外调整每个子块的VNBODY端子和VPBODY端子的连接性。
在一实施例中，如图3A所示，在待机模式下，子块内的NMOS和PMOS本体端子依赖于子块的VSS和VDD端子。此实施例具有如下优点：每个子块相对于源极具有相同的背栅电压。因而，若子块尺寸类似，每个子块两端下降的电压将约相同。
在另一实施例中，子块内的NOMS本体电压依赖于所有子块公共的电势(例如，芯片地)，子块内的PMOS本体电压依赖于待机模式期间所有子块公共的电势(例如，芯片VUP_SUP)，如图3B所示。此实施例具有如下优点：不需要诸如被深n阱隔离的p阱的隔离结构来将NMOS本体与基板隔离。
在另一实施例中，在待机模式期间，子块内的NMOS本体电压依赖于所有子块公共的电势(例如，芯片地)，子块内的PMOS本体电压依赖于子块的VDD端子，如图3C所示。此实施例具有如下优点：不需要隔离结构来将NMOS本体与基板隔离。
在一实施例中，在待机模式期间，子块内的NMOS本体电压依赖于子块的串联连接串的下游分接头，从而在子块中提供比NMOS源极更低的电势，并通过体效应减小泄漏。在图3D所示的第一示例中，一子块的VNBODY端子连接至子块的串联连接串的下一/下级子块的VSS端子，和/或连接至子块的串联连接串的第二下级子块的VDD端子。在图3E所示的第二示例中，二极管连接的晶体管被用来在所述晶体管的源极端子处产生比在VSS端子处的电压更低的电势，且被用来偏置子块的VNBPOY端子，所述二极管连接的晶体管具有连接至一子块的VSS端子的栅极和漏极端子。在图3D和3E的示例中，在子块的串联连接串的最底部子块具有接地的NMOS本体端子，产生零VBS电压。
在相同或其他实施例中，在待机模式下，子块内的PMOS本体电压依赖于子块的串联连接串的上游分接头，从而在子块中提供比PMOS源极更高的电势，并通过体效应减小泄漏。在图3F所示的第一示例中，一子块的VPBODY端子连接至子块的串联连接串的前一/上级子块的VDD端子，和/或连接至子块的串联连接串的第二上级子块的VSS端子。在图3E所示的第二示例中，二极管连接的晶体管被用来在所述晶体管的栅极和漏极端子处产生比在VDD端子处的电压更低的电势，且被用来偏置子块的VPBODY端子，所述二极管连接的晶体管具有连接至一子块的VDD端子的源极端子。在图3F和3E的示例中，顶部子块的p本体端子连接至VUP_SUP，产生零VBS电压(即，零本体源极电压)。
如上详述，存储器的子块可串联连接在上电源和低电源之间，以减小子块中的晶体管内的泄漏电流。特别地，通过减小供应至每个子块的电压的幅值而部分减小泄漏电流，从而减小施加在子块内的许多晶体管两端的电压幅值。然而，即使当子块以减小的供应电压幅值操作时，所述子块内的连接至以不同电压供应值操作的其它子块或其它电路的晶体管(诸如位线晶体管)仍可被偏置全幅值电压。因而，这些晶体管可经历泄漏电流。
因而，在一些实施例中，隔离电路被用来将子块内的电路与子块的输入和/或输出端子隔离。当集成电路操作在待机模式下时，隔离电路可被激活以将子块的电路与在输入和/或输出端子处的信号隔离。
在一个示例中，隔离电路在待机模式下将一存储器子块的位线与其它子块的位线和/或与在子块的输入/输出节点处接收/发射的其它信号隔离。隔离电路可包括一个或多个开关晶体管401，如图4所示。开关晶体管401与所选择的本体电压连接以确保所述本体不被前向偏置(例如，具有本体依赖于芯片VSS-基板电压的NMOS)。在活动模式期间，通过向栅极施加电压VActiveMode开关被关闭。一般地，虽然形成子块电路405一部分的大多数晶体管由使用细线CMOS技术形成的薄/窄结式晶体管形成，但是，连接至位线的开关晶体管401可由具有较厚氧化物和/或较宽结的晶体管形成，以减小流经晶体管的泄漏电流。在一些实施例中，I/O晶体管被用来提供位线的隔离，使得当串联堆叠从大于核心电压的电源开始操作时，所述装置不被过载。I/O晶体管是具有比细线CMOS技术的最小尺寸更厚的氧化物和/或更宽的结的晶体管，且通常用于电路从片外电路接收输入电压或向片外电路提供输出电压。
在一些实施例中，隔离电路包括电平移动(level shift)输入或输出电压信号到子块的电路。例如，隔离电路可电平移动驱动子块的位线的栅极电压至子块的电压，以避免过载装置和最小化由直接穿隧经过栅极氧化物而造成的字线晶体管的栅极泄漏。这可通过带有受控制信号驱动的输入的换流器(inverter)或缓冲器403来完成，所述控制信号在VLW_SUP和VUP_SUP之间变化，且换流器或缓冲器403电力关闭子块的本地VSS线和VDD线，如图4所示。换流器或缓冲器403可包括高压(I/O)晶体管。
在一些实施例中，每个子块可具有不同数目的SRAM行或数字逻辑，以更好地均衡每个子块上的状态保留电压。在一些实施例中，不同尺寸的子块被用来补偿由具有不同本体偏置电压的NMOS和PMOS装置所引起的体效应(例如，在深n阱不被用来向不同段提供不同VNBODY电势的实施例中)。
在一些实施例中，电阻分压器电路511(例如，晶体管串，或阻抗元件的其它串联连接)被用来减缓活动和待机状态之间的转换，如图5所示。电阻分压器电路串511一般具有等于或大于在待机模式下串联连接的子块的数目的分接头的数目。电阻分压器电路一般被用在以下示例中：一子块的VSS端子连接至串联连接中的下级子块的VDD端子(例如，如在图1C和图2C中所示和描述)。在转换至待机状态之前，电阻分压器电路511被启用，从而在电路中的每个电阻器两端提供相等的电压降(在所有的电阻器具有相同的电阻值的示例中)。通过以下方式来完成到待机的转换：将子块从并联连接(例如，如图1B所示)切换至串联连接(例如，如图1C所示)并连接所述子块与适当的电阻分压器电路节点接触(如图5所示)的节点。在分配用于稳定(settling)的一段短时间之后，电阻分压器电路511与子块之间的节点断开连接，且电阻分压器电路511被禁用或被断电。在一些实施例中，开关、晶体管或传输栅极被用来调整子块的连接性，以按顺序地供电至电阻分压器电路、串联连接子块且接至电阻分压器串，且一旦子块两端的电压稳定下来，断开子块与电阻分压器串的连接并最终移除电阻分压器串的电力。
图6示例性地显示被包含于存储器或存储器子块的一个位单元中的电路600，诸如被包含于存储器200的子块207的位单元203。电路600可包括一对PMOS晶体管P1和P2以及连接在一起形成状态保留元件的一对NMOS晶体管N1和N2。晶体管P1和P2的源极端子连接至位单元和/或子块的上电源端子，同时晶体管N1和N2的源极端子连接至位单元和/或子块的低电源端子。此外，当激活各自的字线(分别连接至晶体管Nw1和Nw2的栅极端子)时，字线晶体管Nw1和Nw2选择性地连接位线至状态保留元件，所述位线连接至节点Data和
PMOS晶体管P1和P2中的每个具有连接至位单元和/或子块的p本体端子的本体端子，同时NMOS晶体管N1、N2、NW和NB中的每个具有连接至位单元和/或子块的n本体端子的本体端子。
图1的集成电路100(至少一部分集成电路)可形成以标准单元库来布置的数字逻辑。所述数字逻辑的布置类似于上面描述的SRAM子块可被分成块或段。在待机模式期间，数字子块以串联被配置(如图1C所示)；在活动模式期间，数字子块以并联被配置(如图1B所示)。SRAM和数字逻辑堆叠之见的差别在于，除了相同子块内的标准单元之间的连接之外，数字逻辑在一个子块的标准单元到另一个子块的标准单元之间可具有许多连接。为确保晶体管的可靠性和最小化栅极泄漏，诸如关于图4描述的隔离电路，使用隔离电路可隔离从一个子块内的输出到另一个子块内的输入的信号。
在一些实施例中，集成电路100具有两组供应线路，如图7所示。第一组供应线路(VDD1和VSS1)连接至且提供电力至组合逻辑和触发电路和锁存器的一部分，所述触发电路和锁存器的一部分在活动模式期间需要用来进行操作，但在待机模式期间不需要。第二组供应线路(VDD2和VSS2)连接至且提供电力至状态保留元件。
参照图7，在活动模式期间，VSS1和VSS2电源连接至芯片地或芯片VLW_SUP，而VDD1和VDD2电源连接至VUP_SUP或芯片的调节核心电压。在休眠模式期间，VDD2和VSS2电源如上所述的串联堆叠(例如，如图1C所示)，以向状态保留元件提供减小的电源幅值。同时，子块内的VDD1和VSS1线路一起短路且连接于子块的VDD2和VSS2电压，以使所述子块内的组合逻辑电路掉电。由于线路两端的电势为零，因此，没有电流由VDD1流到VSS1。此外，当所述子块内的所有组合输出驱动状态保留元件或受状态保留元件驱动时，所述子块内的所有组合输出的电压处于如下水平(子块的VDD2和VSS2电压)：将提供很低的栅极泄漏且仍将处于可靠指导线内。
然而，当组合输出或状态保留输出穿越子块到另一个子块的输入端时，大量的电压可出现在所述输入端。所述电压可以是正的或负的，且可造成增加的栅极泄漏，以及如果串联堆叠逻辑被堆叠至大于集成电路的最大允许核心电压时，可导致可靠性问题。在一些实施例中，诸如上面有关图4所描述的隔离电路，通过识别穿越网(crossing net)和将隔离单元或隔离电路放置在所述网的输入侧来处理子块穿越。隔离电路可包括I/O装置形成的换流器。隔离电路可被由VDD1/VSS1电源或VDD2/VSS2电源断电。在其它实施例中，没有特别地识别穿越网，而是所有标准单元具有用于输入的I/O装置，这样，所有的输入能够接受堆叠。在一些实施例中，有两种类型(flavor)的标准单元：一种为带有核心输入装置的标准单元，另一种为带有I/O输入装置的标准单元。当穿越出现时，则标准单元被识别且所述标准单元被用带有I/O装置输入的标准单元替换。
参照图7，在一些实施例中，集成电路使用类似于位单元的结构来维持触发电路和锁存器的状态。数字逻辑的组合部分(和在待机模式下不需要的触发电路和锁存器的部分)连接至VDD1和VSS1电源，所述VDD1和VSS1电源在休眠期间未被供电，以减小或消除与这些晶体管相关的泄漏电流。然而，因为来自于一个子块内的数字栅极的输出可进入另一子块的数字栅极输入，在状态保留电路的输入和/或输出处可能需要隔离电路。在一些示例中，数字子块串上的总电压降被限制为最大允许核心逻辑电压，以不在子块之间使用隔离电路时避免过载装置。
在另一实施例中，如图7所示，能够可靠隔离(hold off)电源电压的开关S2将标准单元的状态保留部分与输出隔离，所述开关S2为诸如由一或多个I/O晶体管形成的开关。同样地，开关S1将到状态保留部分的输入与掉电逻辑隔离，所述开关S1可包括I/O晶体管。标准单元的输出被开关S3拉至地或芯片低电源电压VLW_SUP。由于标准单元的输出进入其他子块的组合逻辑，因而避免了可靠性问题以及芯片的全供应幅值可应用于数字子块串，其中所述其他子块的组合逻辑具有它们各自的在待机模式期间被拉至地的VDD1和VSS1端子。
直流(DC)至DC转换器(DCDC转换器)基于接收自另一电压水平的DC电压源的电力，被用来提供一个电压水平的DC电压。DCDC转换器可被用来为在待机模式下操作的电路中提供减小的电压供应水平。然而，DCDC转换器具有通常大体小于100％的效率。效率上的损失是由于电力需要用来驱动开关和监控电源和/或输出，以及与高电压和低电压之间的物理转换相关的损失、其是否是基于感应或电容的DCDC转换器。另一方面，如在上面所描述的且在图1-7所示的配置数字电路提供了对电源的电力接近100％的效率利用。
然而，在一些实施例中，片上DCDC转换器，代替或结合在第一配置和第二配置之间数字电路的SRAM行或子块的配置的切换，被用来减小在待机模式期间消耗的供应电流。在此实施例中，开关电容器步阶下降式转换器以如下方式操作：直接从电源对多个电容器充电且进而利用此荷电，并通过使用开关重配置电容器的配置的方式将此荷电以较低电压提供给数字电路。因为与活动模式电流相比，数字泄漏电流一般较小，DCDC转换器可做成相对小。在活动模式期间，DCDC转换器被禁用且电力从集成电路的电源电路被直接供应至电路(例如，SRAM电路)。在转换至待机模式期间，DCDC转换器被启用且提供所需要的电流来维持电路(例如，SRAM电路)中的状态。通过将DCDC转换器集成在与数字电路相同的芯片上，在数字电路的状态(活动/待机)和DCDC转换器之间能够有紧密连接。活动电流和待机电流之间的差异可能是实质性的。将待机模式DCDC转换器集成在芯片上允许提高DCDC转换器的效率，因为所述转换器不需要在大的动态范围内有效地操作(即，所述DCDC转换器仅需要在小范围供应电流幅值范围内有效地操作)。
现代半导体装置通常以工艺构建，所述工艺具有形成在轻度掺杂基板中的两个或更多个植入阱。对于通常的65nm集成电路(IC)工艺，在p基板上形成双阱；NMOS装置被构建在p阱中，以及PMOS装置被构建在n阱中。因为所述n阱是与p基板隔离的结，可独立设置子块的VDD，而不出现任何问题。然而，p阱通常形成在p基板中；因而NMOS装置具有公共的背栅电压，所有其他的装置构建在p基板中。然而，在p阱下方加入深N阱(DNW)植入物可被用来将所述NMOS背栅极与p基板隔离。在传统结构中，一或多个NMOS装置被构建在p阱中，通过N阱隔离物侧向地与基板隔离且通过所谓的深N阱垂直地与基板隔离。此结构允许NMOS本体端子连接至与p基板电压不同的电压。指出的是，所述深N阱一般通过使用＞1MeV(即，大于1MeV)的能量将掺杂种类的离子植入表面下大的距离而形成。深N阱的植入通常在一角度执行。因而，深n阱可从期望隔离区域侧向扩展大的距离，其结果是产生了在工艺的几何设计规则中从DNW边缘到不是所述隔离结构的部分的任何N阱的大的侧向间隔需求。此种大的间隔(一般数微米)使用对传统结构不实用的深N阱而实现了数字电路中NMOS装置的隔离。
图8显示了示例性的CMOS集成电路结构，具有与半导体基板隔离的NMOS和PMOS装置。所述NMOS和PMOS装置是高VT(HVT)装置，其具有在1.2V工艺中形成的升高的阀值电压。每个PMOS装置形成在n阱中，以及每个NMOS装置形成在p阱中，其中子块的n阱和p阱形成在所述子块的埋藏的深n阱上。埋藏的深n阱被用作隔离结构且被用来将n阱与p阱同基板和基板电压电气地隔离。埋藏的深n阱可电气地连接至n阱。一般而言，单独的深n阱被提供给集成电路的每个子块，以及深n阱可延伸到具有本体端子的子块中的所有晶体管之下，所述本体端子与基板电压电气地隔离。
参照图8，如果深N阱形成在SRAM或数字电路的整个子块之下，则：1)NMOS装置将与基板隔离，且本体和源极可依赖于与地不同的电压；2)PMOS装置可形成在N阱中，PMOS本体电压电气地连接至深N阱。指出的是，如图8中所示，此结构为NMOS和PMOS提供独立的本体端子，而不增加子块的面积。由于不同的子块可具有不同的PMOS本体电势，因此，子块之间的区域可包括由工艺几何设计规则指定的距离的间隔区域。需要指出的是，由于子块的数目通常很小，因此，由深N阱结构之间的间隔增加的芯片死区(die area)很小。
参照图8，由于N阱依赖于PMOS本体，因此，N阱一般被偏置大于或等于基板电压的电压。隔离的p阱相对于n阱和深n阱被反向偏置，因为NMOS本体处于比PMOS本体更低的电势。因而，结被反向偏置且与基板进行结隔离。还需要指出的是，n阱到基板结和深n阱到基板结是仅将出现高的电压的结。例如，图3A的顶部子块在所述n阱到基板结的两端会具有满值VUP_SUP-VLW_SUP。由于阱一般被轻度掺杂且尺寸和与晶体管相关的小尺寸相比较大，因而子块相对于基板可具有大的绝对电压，而不担心装置故障或可靠性。
在一些实施例中，SOI(绝缘硅)层(SIMOX或已粘接晶圆)被用来在NMOS p阱之间提供隔离。
除非另有说明，所有测量、值、速率、位置、量级、尺寸和在本说明书，包括后面的权利要求中提出的其它规格，是近似的，而不是精确的。它们旨在具有符合与它们有关的以及它们所属技术中惯用的功能的合理范围。
保护范围仅仅受后面的权利要求书限定。当鉴于本说明书和之后的起诉历史来解释且包括所有结构和功能等同物时，该范围旨在且应该以符合用在权利要求书中的语言的通常意思广泛地被解释。尽管如此但是，无一权利要求意在包括不满足专利法案第101、102或103节的要求的主题，它们也不应以此种方式解释。在此放弃对此种主题的任何无意识的包括。
除非如上面直接指出之外，没有什么已叙述或已示例性的内容意为或应该被解释为造成对任一组件、步骤、特征、物体、益处、优点或对公众而言的等同物的指示，不论其是否在权利要求书中列出。
将理解的是，文中使用的词语和表达具有在它们对应的各自查询和研究领域所给予给此类词语和表达式的通常意思，在它们对应的各自查询和研究领域中，具体的意思已在文中提出。关系词语，例如第一和第二等可单独用来将一个实体或动作与另一个区别开，而不必需要或暗示这种实体或动作之间的任何实际的此种关系或顺序。词语“包括”或其任何其他变形旨在涵盖非排他的包括，使得工艺、方法、物品或设备包括一列元件的设备不仅仅包括这些元件，还可包括没有明确列出的或此种工艺、方法、物品或设备所特有的其他元件。用“一”开始的元件，没有进一步限制，在包括该元件的工艺、方法、物品或设备中不排除额外相同元件的存在。
本揭露的摘要被提供是为了允许读者快速确定技术揭露的本质。随同如下理解来提交摘要：摘要将不用来解释或限制权利要求的范围和意思。此外，在前面的详细说明中，可看到，在各种实施例中各种特征被集合在一起，目的在于合理化本揭露。这种方法的揭露不被解释为反映如下意图：要求保护的实施例需要比在每个权利要求中明确列出的特征更多的特征。然而，如后面的权利要求所反应的，发明的主题在于比单一揭露实施例的所有特征更少的特征。因而，后面的权利要求在此并入详细说明中，每个权利要求单独作为独立要求的主题。
虽然前面已描述了被认为最佳模式和/或其它示例的内容，理解的是，文中可作出各种修改，且文中所揭露的主题可以以不同的形式和示例来实施，以及教示可应用于许多应用中，这些应用中的仅一些应用已在文中描述。旨在用后面的权利要求书来要求落入本发明的真实范围内的任何和所有应用、修改和改变。
Claims (27)
1.一种减小集成电路中的泄漏电流的方法，所述集成电路包括电路的多个子块，所述方法包括以下步骤：
当所述集成电路操作在活动模式下时，将所述多个子块中的子块并联连接在上活动模式电源和低活动模式电源之间；
当所述集成电路操作在待机模式下时，将所述多个子块中的两个或更多个子块串联连接在上待机模式电源和低待机模式电源之间；以及
当所述集成电路操作在所述待机模式下时，激活所述两个或更多个子块中的一个子块内的隔离电路，以将所述一个子块的电路与所述一个子块的输入端子或输出端子隔离。
2.根据权利要求1所述的方法，其特征在于，
子块的所述并联连接包括：对每个子块，将子块的上电源端子连接至所述上活动模式电源，和将子块的低电源端子连接至所述低活动模式电源，以及
子块的所述串联连接包括：对所述串联连接中的第一子块，将所述第一子块的低电源端子连接至所述下待机模式电源，和将所述第一子块的上电源端子连接至所述串联连接中的下一子块的低电源端子，并且，对所述串联连接中的最后一个子块，将所述最后一个子块的低电源端子连接至所述串联连接中的前一子块的上电源端子，和将所述最后一个子块的上电源端子连接至所述上待机模式电源。
3.根据权利要求1所述的方法，其特征在于，
所述两个或更多个子块中的每个子块包括至少一个状态保留元件，
所述方法进一步包括：
当所述集成电路操作在待机模式下时，将所述多个子块中的不包括状态保留元件的子块的上电源端子和低电源端子连接至所述下待机模式电源。
4.根据权利要求1所述的方法，其特征在于，所述上活动模式电源和低活动模式电源提供与所述上待机模式电源和低待机模式电源不同的电压。
5.根据权利要求1所述的方法，其特征在于，进一步包括：
基于所述串联连接中的每个子块所需要的待机模式电源幅值和最小电源幅值，在所述两个或更多个子块的串联连接中选择一些子块以串联连接在所述上待机模式电源和低待机模式电源之间。
6.根据权利要求5所述的方法，其特征在于，进一步包括：
监控所述待机模式电源幅值，以基于所述待机模式电源幅值而动态调节串联连接在所述上待机模式电源和低待机模式电源之间的子块数目。
7.根据权利要求1所述的方法，其特征在于，进一步包括：
当所述集成电路操作在所述待机模式下时，对串联连接的所述两个或更多个子块中的至少一个子块，将一个子块的本体端子连接至与在该一个子块的晶体管的源极端子处的电压不同的电压，所述晶体管具有连接至该一个子块的所述本体端子的本体端子，
其中，每个子块的所述本体端子连接至所述子块中的至少一个晶体管的本体端子。
8.根据权利要求7所述的方法，其特征在于，当所述集成电路操作在所述待机模式下时，对所述两个或更多个子块中的每个子块，所述子块的所述本体端子连接至所述子块的所述上电源端子或低电源端子中的一个。
9.根据权利要求8所述的方法，其特征在于，进一步包括：
当所述集成电路操作在所述待机模式下时，对所述两个或更多个子块中的每个子块，将所述子块的第二本体端子连接至所述子块的所述上电源端子或低电源端子中的另一个，
其中，每个子块的所述第二本体端子连接至所述子块中的至少一个晶体管的本体端子。
10.根据权利要求7所述的方法，其特征在于，对所述两个或更多个子块中的每个子块，所述子块的所述本体端子连接至一节点，所述节点具有比所述子块的上电源端子的电压更高的电压或比所述子块的低电源端子的电压更低的电压。
11.根据权利要求1所述的方法，其特征在于，每个子块具有形成在所述集成电路的基板中的相关深n阱区域，以及每个子块的所述电路形成在与所述子块相关的深n阱区域之上。
12.根据权利要求1所述的方法，其特征在于，使用深n阱植入物、深p阱植入物或所述子块下的硅氧化物层中的一个或多个将每个子块与所述多个子块中的其它子块隔离。
13.根据权利要求1所述的方法，其特征在于，进一步包括：
在确定所述集成电路被切换至所述待机模式时，激活连接在所述上待机模式电源和低待机模式电源之间的电阻分压器电路，
其中，所述电阻分压器电路包括在上待机模式电源和低待机模式电源之间提供增加值的偏置电压的多个节点，
其中，所述两个或更多个子块的连接包括，将串联连接中的所述两个或更多个子块的子块对的公共的节点连接至提供增加值的偏置电压的所述电阻分压器电路的多个节点中的节点。
14.根据权利要求13所述的方法，其特征在于，进一步包括：
在所述节点已达到平衡状态之后，将所述连接节点与所述电阻分压器电路断开连接。
15.一种集成电路，包括：
电路的多个子块，每个子块包括所述集成电路的一部分；以及
电源选择电路，操作为对所述多个子块中的每个子块，将所述子块的上电源端子和低电源端子选择性连接至所述集成电路的电源，
其中，所述电源选择电路操作为：
当所述集成电路操作在活动模式下时，将所述多个子块中的子块并联连接在上活动模式电源和低活动模式电源之间；
当所述集成电路操作在待机模式下时，将所述多个子块中的两个或更多个子块串联连接在上待机模式电源和低待机模式电源之间；以及
当所述集成电路操作在所述待机模式下时，激活所述两个或更多个子块中的一个子块内的隔离电路，以将所述一个子块的电路与所述一个子块的输入端子或输出端子隔离。
16.根据权利要求15所述的集成电路，其特征在于，所述电源选择电路操作为：
通过如下方式来并联连接所述子块：对每个子块，将所述子块的上电源端子连接至所述上活动模式电源，和将所述子块的低电源端子连接至所述低活动模式电源，以及
通过如下方式来串联连接所述子块：对所述串联连接中的第一子块，将所述第一子块的低电源端子连接至所述低待机模式电源，和将所述第一子块的上电源端子连接至所述串联连接中的下一子块的低电源端子，并且，对所述串联连接中的最后一个子块，将所述最后一个子块的低电源端子连接至所述串联连接中的前一子块的上电源端子，和将所述最后一个子块的上电源端子连接至所述上待机模式电源。
17.根据权利要求15所述的集成电路，其特征在于：
所述两个或更多个子块中的每个子块包括至少一个状态保留元件，以及
所述电源选择电路进一步操作为，当所述集成电路操作在所述待机模式下时，将所述多个子块中的不包括状态保留元件的子块的上电源端子和低电源端子连接至所述低待机模式电源。
18.根据权利要求15所述的集成电路，其特征在于，所述上活动模式电源端子和低活动模式电源端子之间的电压与所述上待机模式电源端子和低待机模式电源端子之间的电压不同。
19.根据权利要求15所述的集成电路，其特征在于，所述电压选择电路进一步操作为：
基于所述串联连接中的每个子块所需要的待机模式电源幅值和最小电源幅值，在所述两个或更多个子块的串联连接中选择一些子块串联连接在所述上待机模式电源和低待机模式电源之间。
20.根据权利要求19所述的集成电路，其特征在于，所述电压选择电路进一步操作为：
监控所述待机模式电源幅值，以基于所述待机模式电源幅值而动态调节串联连接在所述上待机模式电源和低待机模式电源之间的子块数目。
21.根据权利要求15所述的集成电路，其特征在于，所述电压选择电路进一步操作为：
当所述集成电路操作在所述待机模式下时，对串联连接的所述两个或更多个子块中的至少一个子块，将一个子块的本体端子连接至与在该一个子块的晶体管的源极端子处的电压不同的电压，晶体管具有连接至该一个子块的所述本体端子的本体端子，
其中，每个子块的所述本体端子连接至所述子块中的至少一个晶体管的本体端子。
22.根据权利要求21所述的集成电路，其特征在于，当所述集成电路操作在所述待机模式下时，对所述两个或更多个子块中的每个子块，所述子块的所述本体端子连接至所述子块的所述上电源端子或低电源端子中的一个。
23.根据权利要求22所述的集成电路，其特征在于，所述电压选择电路进一步操作为：
当所述集成电路操作在所述待机模式下时，对所述两个或更多个子块中的每个子块，将所述子块的第二本体端子连接至所述子块的所述上电源端子或低电源端子中的另一个，
其中，每个子块的所述第二本体端子连接至所述子块中的至少一个晶体管的本体端子。
24.根据权利要求21所述的集成电路，其特征在于，对所述两个或更多个子块中的每个子块，所述子块的所述本体端子连接至一节点，所述节点具有比所述子块的上电源端子的电压更高的电压或比所述子块的低电源端子的电压更低的电压。
25.根据权利要求15所述的集成电路，其特征在于，每个子块具有形成在所述集成电路的基板中的相关隔离结构，以及每个子块的所述电路形成在与所述子块相关的所述隔离结构之上。
26.根据权利要求25所述的集成电路，其特征在于，所述隔离结构包括深n阱植入物、深p阱植入物或绝缘硅结构内的硅氧化物层中的一个。
27.根据权利要求15所述的集成电路，其特征在于，进一步包括：
电阻分压器电路，所述电阻分压器电路包括在所述上待机模式电源和低待机模式电源之间提供增加值的偏置电压的多个节点，
其中，所述电源选择电路进一步操作为，在确定所述集成电路被切换至所述待机模式时，激活连接在所述上待机模式电源和低待机模式电源之间的所述电阻分压器电路，以及
其中，所述两个或更多个子块的连接包括，将串联连接中的所述两个或更多个子块的子块对的公共的节点连接至提供增加值的偏置电压的所述电阻分压器电路的多个节点中的节点。
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