CN103220150A - 一种基于fpga的税收校验卡 - Google Patents

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苏振宇
于飞
路廷文
梁媛
李前
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Abstract

本发明公开了一种基于FPGA的税收校验卡，属于税收行业信息安全领域技术，该税收校验卡包括FPGA芯片、8片密码算法芯片、FPGA配置芯片、晶体振荡器、电源芯片1、电源芯片2、程序下载口J1、程序调试口J2、PCI总线；FPGA芯片内部包括嵌入式PCI-IP硬核、状态机、双端口RAM，嵌入式PCI-IP硬核与物理的PCI总线相连，8片密码算法芯片均与状态机相连实现数据的交互，双端口RAM连接FPGA配置芯片；晶体振荡器与FPGA芯片相连。本发明的一种基于FPGA的税收校验卡和现有技术相比，具有防伪措施高、速度快、效率高、成本低、功耗小、信息安全的优点。

Description

一种基于FPGA的税收校验卡
 
技术领域
本发明涉及一种税收行业信息安全领域技术，具体地说是一种基于FPGA的税收校验卡。
背景技术
由于***制作方面的缺陷和税收部门管理的漏洞，目前我国假***猖獗，给国家造成大量的税收流失。一方面从事餐饮、服务、商贸、建筑及运输业等的相关人员为了偷税漏税的目的会购买假***；另一方面很多企业的相关人员为贪污侵占，在见不得光的现金交易下会购买大量假***。
发明内容　　
　　本发明的技术任务是提供一种用来对***数据的支付密码进行核验的，通过自身提供的8片密码算法芯片对加密卡生成的***支付密码进行核验对比，从而确定支付密码的正确性，只有核验正确的支付密码才能打印到票据上，具有高效的防伪措施，可以满足税务机关对***管理和身份认证的要求的一种基于FPGA的税收校验卡。
本发明的技术任务是按以下方式实现的，该税收校验卡包括FPGA芯片、8片密码算法芯片、FPGA配置芯片、晶体振荡器、电源芯片1、电源芯片2、程序下载口J1、程序调试口J2、PCI总线；FPGA芯片内部包括嵌入式PCI-IP硬核、状态机、双端口RAM，嵌入式PCI-IP硬核与物理的PCI总线相连，8片密码算法芯片均与状态机相连实现数据的交互，双端口RAM连接FPGA配置芯片，通过FPGA配置芯片实现数据的缓存；晶体振荡器与FPGA芯片相连并提供工作时钟频率给FPGA芯片；PCI总线的电压输出连接到电源芯片1及电源芯片2，电源芯片1连接FPGA芯片及密码算法芯片，电源芯片2连接FPGA芯片内部的嵌入式PCI-IP硬核；程序下载口J1和程序调试接口J2均与FPGA芯片连接。
FPGA芯片选用美国Altera公司Cyclone IV系列的EP4CE15F23C8N型号芯片，在其内部利用嵌入式PCI-IP硬核实现与PCI总线的连接；同时设置双端口RAM实现数据的缓存，并利用可编程技术、通过状态机实现对8个密码算法芯片的控制。
FPGA芯片是整个税收校验卡的核心，EP4CE15F23C8N型号芯片总引脚数484，其中I/O引脚为344，RAM总量为63KB，逻辑单元（LE）15408个。
8片密码算法芯片均采用SSX12-A型号芯片。
SSX12-A型号芯片为税收专用密码算法芯片，该SSX12-A型号芯片专门用于税收等信息安全领域，功能主要有生成密钥、数据加密、解密、核验支付密码等，有效保证用户进行交易时数据的安全性；其主要特点为：每片密码算法芯片均有各自独立的ID号，所有密码运算均在密码算法芯片片内完成，支持3.3V或5V双工作电压，当工作主频为12MHz时，核验支付密码速度大于140次/秒。
FPGA配置芯片采用Altera公司的EPCS64型号芯片，FPGA配置芯片用来存储配置程序，FPGA配置芯片与FPGA芯片相连，每次上电后FPGA芯片需要读取FPGA配置芯片里的配置程序进行税收校验卡的配置与初始化。
EPCS64型号芯片，其容量为8MB，flash结构。
晶体振荡器采用12MHz的有源晶体振荡器，作为FPGA芯片的工作时钟频率。晶体振荡器也作为密码算法芯片的工作时钟频率。
电源芯片1采用美国TI公司的TPS767D301型号电源转换芯片，将PCI总线上的5V电压转换为两路3.3V和2.5V电压，分别供给FPGA芯片的I/O引脚和锁相环引脚；另外3.3V电压也供给SM1密码算法芯片使用。
电源芯片2采用美国ST公司LD1117AS12TR型号电源转换芯片，将PCI总线上的5V电压转换为1.2V电压，供FPGA芯片内部的嵌入式PCI-IP硬核使用。
程序下载接口J1通过连接线连接到主机，将程序经FPGA芯片下载到FPGA配置芯片中。
程序调试接口J2为JTAG口，通过连接线连接到主机，在该税收校验卡调试的过程中将程序下载至FPGA芯片中。
在该密码卡调试的过程中，FPGA芯片内部自带的嵌入式逻辑分析仪SignalTap，可以在税收校验卡的显示器上清楚的显示各信号的时序波形，从而方便了程序的修改和调试。
FPGA，英文全称Field－Programmable Gate Array，即现场可编程门阵列。FPGA芯片主要包括：可编程输入输出单元（IOB）、基本可编程逻辑单元（CLB）、完整的时钟管理（DCM）、嵌入式块RAM（BRAM）、丰富的布线资源、内嵌的底层功能单元、嵌入式硬核。
本发明的一种基于FPGA的税收校验卡在使用过程中需要和加密卡配合使用，通过自身提供的8片密码算法芯片对加密卡生成的***支付密码进行核验对比，从而确定支付密码的正确性，只有核验正确的支付密码才能打印到票据上。
本发明的一种基于FPGA的税收校验卡具有以下优点：
1、利用FPGA芯片和嵌入式PCI-IP硬核技术实现了PCI总线的接口逻辑，通过FPGA芯片的状态机控制密码算法芯片的运行；
2、数据很难被篡改，从而可以满足税务机关对***管理和身份认证的要求；
3、具有防伪措施高、速度快、效率高、成本低、功耗小的优点，因而，具有很好的推广使用价值。
附图说明
下面结合附图对本发明进一步说明。
附图1为一种基于FPGA的税收校验卡的结构框图。
具体实施方式
参照说明书附图和具体实施例对本发明的一种基于FPGA的税收校验卡作以下详细地说明。
实施例：
本发明的一种基于FPGA的税收校验卡, 该税收校验卡包括FPGA芯片、8片密码算法芯片、FPGA配置芯片、晶体振荡器、电源芯片1、电源芯片2、程序下载口J1、程序调试口J2、PCI总线；FPGA芯片内部包括嵌入式PCI-IP硬核、状态机、双端口RAM，嵌入式PCI-IP硬核与物理的PCI总线相连，8片密码算法芯片均与状态机相连实现数据的交互，双端口RAM连接FPGA配置芯片，通过FPGA配置芯片实现数据的缓存；晶体振荡器与FPGA芯片相连并提供工作时钟频率给FPGA芯片；PCI总线的电压输出连接到电源芯片1及电源芯片2，电源芯片1连接FPGA芯片及密码算法芯片，电源芯片2连接FPGA芯片内部的嵌入式PCI-IP硬核；程序下载口J1和程序调试接口J2均与FPGA芯片连接。
FPGA芯片选用美国Altera公司Cyclone IV系列的EP4CE15F23C8N型号芯片，在其内部利用嵌入式PCI-IP硬核实现与PCI总线的连接；同时设置双端口RAM实现数据的缓存，并利用可编程技术、通过状态机实现对8个密码算法芯片的控制。
FPGA芯片是整个税收校验卡的核心，EP4CE15F23C8N型号芯片总引脚数484，其中I/O引脚为344，RAM总量为63KB，逻辑单元（LE）15408个。
8片密码算法芯片均采用SSX12-A型号芯片。
SSX12-A型号芯片为税收专用密码算法芯片，该SSX12-A型号芯片专门用于税收等信息安全领域，功能主要有生成密钥、数据加密、解密、核验支付密码等，有效保证用户进行交易时数据的安全性；其主要特点为：每片密码算法芯片均有各自独立的ID号，所有密码运算均在密码算法芯片片内完成，支持3.3V或5V双工作电压，当工作主频为12MHz时，核验支付密码速度大于140次/秒。
FPGA配置芯片采用Altera公司的EPCS64型号芯片，FPGA配置芯片用来存储配置程序，FPGA配置芯片与FPGA芯片相连，每次上电后FPGA芯片需要读取FPGA配置芯片里的配置程序进行税收校验卡的配置与初始化。
EPCS64型号芯片，其容量为8MB，flash结构。
晶体振荡器采用12MHz的有源晶体振荡器，作为FPGA芯片的工作时钟频率。晶体振荡器也作为密码算法芯片的工作时钟频率。
电源芯片1采用美国TI公司的TPS767D301型号电源转换芯片，将PCI总线上的5V电压转换为两路3.3V和2.5V电压，分别供给FPGA芯片的I/O引脚和锁相环引脚；另外3.3V电压也供给SM1密码算法芯片使用。
电源芯片2采用美国ST公司LD1117AS12TR型号电源转换芯片，将PCI总线上的5V电压转换为1.2V电压，供FPGA芯片内部的嵌入式PCI-IP硬核使用。
程序下载接口J1通过连接线连接到主机，将程序经FPGA芯片下载到FPGA配置芯片中。
程序调试接口J2为JTAG口，通过连接线连接到主机，在该税收校验卡调试的过程中将程序下载至FPGA芯片中。
在该密码卡调试的过程中，FPGA芯片内部自带的嵌入式逻辑分析仪SignalTap，可以在税收校验卡的显示器上清楚的显示各信号的时序波形，从而方便了程序的修改和调试。
本发明的一种基于FPGA的税收校验卡，一次业务流程如下：
1.通过上层软件设置好需要传送的需要核验的数据包，设置FPGA芯片的相关命令。
2.启动数据传输，将数据包通过PCI总线依次传入FPGA芯片 的双端口RAM区。
3.待所有数据包传输完成后，FPGA芯片设置相关进程，启动状态机，FPGA芯片可以指定8片密码算法芯片中的任意一片或几片开始工作。之后数据传给相应的密码算法芯片。
4. 各密码算法芯片开始工作，此时FPGA芯片等待运算的完成。
5. 各密码算法芯片运算完成后在状态机的控制下将核验后的数据传回到双端口RAM区相应的地址范围内。待所有数据传完之后状态机产生中断信号，FPGA芯片之后通过PCI总线将运算完成的数据传回到主机。至此完成了税收校验卡的一次业务流程。
本发明的一种基于FPGA的税收校验卡，除说明书所述的技术特征外，均为本专业技术人员的已知技术。

Claims (9)

1.一种基于FPGA的税收校验卡，其特征在于该税收校验卡包括FPGA芯片、8片密码算法芯片、FPGA配置芯片、晶体振荡器、电源芯片1、电源芯片2、程序下载口J1、程序调试口J2、PCI总线；FPGA芯片内部包括嵌入式PCI-IP硬核、状态机、双端口RAM，嵌入式PCI-IP硬核与物理的PCI总线相连，8片密码算法芯片均与状态机相连实现数据的交互，双端口RAM连接FPGA配置芯片，通过FPGA配置芯片实现数据的缓存；晶体振荡器与FPGA芯片相连并提供工作时钟频率给FPGA芯片；PCI总线的电压输出连接到电源芯片1及电源芯片2，电源芯片1连接FPGA芯片及密码算法芯片，电源芯片2连接FPGA芯片内部的嵌入式PCI-IP硬核；程序下载口J1和程序调试接口J2均与FPGA芯片连接。
2.根据权利要求1所述的一种基于FPGA的税收校验卡，其特征在于FPGA芯片选用美国Altera公司Cyclone IV系列的EP4CE15F23C8N型号芯片，在其内部利用嵌入式PCI-IP硬核实现与PCI总线的连接；同时设置双端口RAM实现数据的缓存，并利用可编程技术、通过状态机实现对8个密码算法芯片的控制。
3.根据权利要求1所述的一种基于FPGA的税收校验卡，其特征在于8片密码算法芯片均采用SSX12-A型号芯片。
4.根据权利要求1所述的一种基于FPGA的税收校验卡，其特征在于FPGA配置芯片采用Altera公司的EPCS64型号芯片，FPGA配置芯片用来存储配置程序，FPGA配置芯片与FPGA芯片相连，每次上电后FPGA芯片需要读取FPGA配置芯片里的配置程序进行税收校验卡的配置与初始化。
5.根据权利要求1所述的一种基于FPGA的税收校验卡，其特征在于晶体振荡器采用12MHz的有源晶体振荡器，作为FPGA芯片的工作时钟频率。
6.根据权利要求1所述的一种基于FPGA的税收校验卡，其特征在于电源芯片1采用美国TI公司的TPS767D301型号电源转换芯片，将PCI总线上的5V电压转换为两路3.3V和2.5V电压，分别供给FPGA芯片的I/O引脚和锁相环引脚；另外3.3V电压也供给SM1密码算法芯片使用。
7.根据权利要求1所述的一种基于FPGA的税收校验卡，其特征在于电源芯片2采用美国ST公司LD1117AS12TR型号电源转换芯片，将PCI总线上的5V电压转换为1.2V电压，供FPGA芯片内部的嵌入式PCI-IP硬核使用。
8.根据权利要求1所述的一种基于FPGA的税收校验卡，其特征在于程序下载接口J1通过连接线连接到主机，将程序经FPGA芯片下载到FPGA配置芯片中。
9.根据权利要求1所述的一种基于FPGA的税收校验卡，其特征在于程序调试接口J2为JTAG口，通过连接线连接到主机，在该税收校验卡调试的过程中将程序下载至FPGA芯片中。
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