CN103199028A - 半导体装置的制造方法以及接合装置 - Google Patents

半导体装置的制造方法以及接合装置 Download PDF

Info

Publication number
CN103199028A
CN103199028A CN2012103088481A CN201210308848A CN103199028A CN 103199028 A CN103199028 A CN 103199028A CN 2012103088481 A CN2012103088481 A CN 2012103088481A CN 201210308848 A CN201210308848 A CN 201210308848A CN 103199028 A CN103199028 A CN 103199028A
Authority
CN
China
Prior art keywords
electrode pad
side electrode
capillary
substrate
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012103088481A
Other languages
English (en)
Inventor
井本孝志
石田胜广
蒋田英雄
渡边昭吾
佐野雄一
谷本亮
安藤善康
武部直人
岩本正次
竹本康男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN103199028A publication Critical patent/CN103199028A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供能够既抑制成本又降低噪声、并且既确保金属线与焊盘的连接强度又顺畅连续地进行接合的半导体装置的制造方法。半导体装置的制造方法，通过毛细管以及能够切换成闭合状态和打开状态的线夹，用线连接在基板上形成的基板侧电极焊盘和在芯片上形成的芯片侧电极焊盘。通过化学镀在基板侧电极焊盘的最表层形成镀金。使毛细管移动至越过线对基板侧电极焊盘接合的一次接合的位置的正上方的位置为止，接着对基板侧电极焊盘进行线的一次接合。

Description

半导体装置的制造方法以及接合装置
技术领域
本发明涉及半导体装置的制造方法以及接合装置。
背景技术
以往，已知在形成有布线层的基板上载置了控制器芯片和/或存储器芯片等芯片而成的半导体装置。在这样的半导体装置中，通过将在基板上设置的电极焊盘与在芯片上设置的电极焊盘用金属线连接（下面也之称为接合（bonding）），使基板与芯片相互电连接。
在这样的半导体装置中，伴随通信速度的高速化，而期望既抑制成本又降低噪声。另外，有时在形成于基板的电极焊盘的表面，形成镀金。因此，期望抑制金的使用量以实现成本的抑制。另外，即使在抑制金的使用量而导致焊盘部分的镀金变薄的情况下，仍期望既确保金属线与焊盘的连接强度，又顺畅连续地进行接合。
发明内容
本发明的目的在于提供能够既抑制成本又降低噪声、并且既确保金属线与焊盘的连接强度又顺畅连续地进行接合的半导体装置的制造方法。
根据本发明的一个方式，提供一种半导体装置的制造方法，通过从顶端供给金制的线的毛细管以及能够切换为夹持线的闭合状态和开放线的开放状态的线夹，用线连接在基板的第一面上形成的基板侧电极焊盘和在搭载于基板的第一面上的芯片上形成的芯片侧电极焊盘。半导体装置的制造方法包括如下步骤。通过化学镀在基板侧电极焊盘上形成镀镍。通过化学镀在镀镍上形成镀钯。通过化学镀在成为镀钯之上的最表层形成镀金。使毛细管接近芯片，以将线的一端连接于芯片侧电极焊盘。在线夹的打开状态下，使毛细管向芯片上方移动，使毛细管向朝向基板侧电极焊盘的第1方向移动。毛细管向第1方向的移动，进行至越过一次接合的位置的正上方的位置为止。一边使毛细管向与第1方向相反的第2方向移动一边使其接近基板侧电极焊盘，以将线一次接合于基板侧电极焊盘。在与一次接合的位置相比向第1方向移动了的位置对线进行二次接合。使毛细管向基板上方移动，将线夹切换成闭合状态，使毛细管向基板的更上方移动。
附图说明
图1表示第1实施方式所涉及的接合装置的概略结构的图。
图2是表示用图1所示的接合装置制造的半导体装置的一例的图。
图3是放大了基板的基板侧电极焊盘部分的局部放大俯视图。
图4是沿着图3所示的A－A线的剖视图。
图5是用于说明接合顺序的流程图。
图6是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图7是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图8是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图9是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图10是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图11是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图12是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图13是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图14是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图15是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图16是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图17是线被接合的部分的剖视图，是表示接合的一个步骤的图。
图18是表示线与基板侧电极焊盘的接合强度的图。
图19是表示线与基板侧电极焊盘的接合强度的图。
符号说明
1控制部；2存储部；3毛细管；3a贯穿孔；4线夹；5基板；5a第一面；6基板侧电极焊盘；7控制器（芯片）；8芯片侧电极焊盘；9存储器芯片；10芯片侧电极焊盘；11线；12树脂模制部；13布线图形；14保护膜；20球；21一次接合点；22二次接合点；31第1层；32第2层；33第3层；50接合装置；60半导体装置。
具体实施方式
下面参照附图，详细说明本发明的实施方式所涉及的半导体装置及其制造方法。此外，本发明不由实施方式限定。
（第1实施方式）
图1是表示第1实施方式所涉及的接合装置的概略结构的图。接合装置50包括控制部1、存储部2、毛细管3和线夹4。图2是表示用图1所示的接合装置制造的半导体装置的一例的图。
首先，关于使用关于接合装置50制造的半导体装置60的概略结构进行说明。半导体装置60具备基板5、控制器（芯片）7和存储器芯片（芯片）9。基板5为在例如绝缘性树脂基板的内部和/或表面设有布线层的基板，兼作元件搭载基板和端子形成基板。作为这样的基板5，使用用了玻璃环氧树脂和/或玻璃BT树脂（bismaleimide triazine resin，双马来酰亚胺三嗪树脂）等的印刷布线板。在基板5的第一面5a上，形成有多个电极焊盘（基板侧电极焊盘6）。
图3是放大了基板的基板侧电极焊盘部分的局部放大俯视图。图4是沿图3所示的A-A线的剖视图。如图3以及图4所示，在基板5内部，形成有作为布线层的布线图形13。布线图形13，例如用铜形成，通过电解电镀形成，或者用轧制铜箔形成。另外，布线图形13有时也由用了电解电镀、化学镀、轧制铜箔的多层结构形成。
布线图形13的表面有阻焊剂等保护膜14覆盖。保护膜14的一部分，通过蚀刻而开口，使得布线图形13的一部分露出。该露出的布线图形13部分，作为基板侧电极焊盘6发挥作用。
在布线图形13的露出部分的表面，首先，通过化学镀实施镀镍（Ni），形成第1层31。接着，在镀镍表面，通过化学镀实施镀钯（Pd），形成第2层32。然后，在镀钯表面，通过化学镀实施镀金（Au），形成第3层33。因此，在基板侧电极焊盘6的最表层（第3层），实施了基于化学镀的镀金。
控制器7，从多个存储器芯片9中选择进行数据的写入和/或读出的存储器芯片9。控制器7控制向选择的存储器芯片9的数据写入和/或、选择的存储器芯片9所存储的数据的读出等。控制器7被搭载在基板5的第一面5a上。在控制器7的上表面形成有多个电极焊盘（芯片侧电极焊盘8）。
存储器芯片9为NAND型快闪存储器等存储元件。存储器芯片9设有多枚，在基板5的第一面5a上层叠搭载。存储器芯片9彼此俯视稍稍错开地层叠。存储器芯片9的上表面面中、因错开层叠存储器芯片9而露出的部分，形成有电极焊盘（芯片侧电极焊盘10）。
通过用线11连接基板侧电极焊盘6与芯片侧电极焊盘8、10，将在基板5形成的布线图形13、控制器7与存储器芯片9相互电连接。线11，通过利用接合装置50进行接合而设置，以连接电极焊盘6、8、10之间，关于其详情将后述。树脂模制部12包含合成树脂，覆盖基板5的第一面5a侧以封止第一面5a上搭载的控制器7、存储器芯片9和线11。
接着，关于接合装置50的概略结构进行说明。接合装置50具备控制部1、存储部2、毛细管3和线夹4。控制部1，基于存储部2中存储的程序使毛细管3以及线夹4工作，以使在半导体装置60设置的电极焊盘6、8、10之间由线11连接。
毛细管3，在其中心部具有贯穿孔3a，在贯穿孔3a中插通金制的线11。线11通过贯穿孔3a从毛细管3的顶端被供给。毛细管3的顶端为能够使线11按压连接于电极焊盘6、8、10的形状。
线夹4设置于毛细管3的基础侧，设为能够切换为夹持在毛细管3的贯穿孔3a插通的线11的闭合状态和开放线11的打开状态。毛细管3与线夹4设为，能够通过未图示的驱动装置三维移动，通过控制部1的制御进行预定的工作。
接着，说明通过接合装置50将线11接合于电极焊盘6、8、10的顺序。图5是用于说明接合顺序的流程图。图6～图17是线11被接合的部分的剖视图，是表示接合的一个步骤的图。此外，图6～图17中，将与基板5的第一面5a垂直的轴设为Ｙ轴，将从基板5的第一面5a离开的方向作为正方向来说明。另外，将与Ｙ轴正交、与从芯片侧电极焊盘8朝向基板侧电极焊盘6的方向平行的轴设为Ｘ轴，将从芯片侧电极焊盘8朝向基板侧电极焊盘6的方向设为正方向，来说明。下面的顺序通过控制部1按照存储部2中存储的制御程序使毛细管3和/或线夹4工作来进行。
首先，将线11的顶端接合于控制器7的芯片侧电极焊盘8（步骤S1）。此外，成为接合对象的电极焊盘也可以是存储器芯片9的芯片侧电极焊盘10。如图6所示，在从毛细管3的顶端部突出的线11的顶端形成有球20。球20是通过对焊炬（torch）（未图示）与线11之间施加电压而产生的火花将从毛细管3的顶端突出的线11熔融而形成的。步骤S1中，如图7所示，使已向芯片侧电极焊盘8上方移动了的毛细管3沿着Ｙ轴向负方向、即朝向芯片侧电极焊盘8下降，按压于芯片侧电极焊盘8使得球20破裂以进行接合。线11的接合中，由毛细管3对线11施加载荷和超声波。
接着，如图8所示，将线夹4设为打开状态，使毛细管3向沿着Ｙ轴的正方向、即向上方移动（步骤S2）。通常而言，在使毛细管3向上方移动时，还进行用于使线11弯曲成环形状的向其他方向的移动，但这里省略对其的说明。
接着，使毛细管3向沿着Ｘ轴的正方向（第1方向）、即向朝向基板侧电极焊盘6的方向移动（步骤S3）。此外，详情后述，但对基板侧电极焊盘6，两次进行用毛细管3的顶端按压线11以接合的步骤。在下面的说明中，将第1次接合称为一次接合，将第2次接合称为二次接合。另外，将进行一次接合的位置作为一次接合点21来图示，将进行二次接合的位置作为二次接合点22来图示。步骤S3中，使毛细管3移动至越过一次接合点21正上方的位置为止。即，使毛细管3向与进行一次接合时毛细管3在Ｘ轴方向上的位置相比更靠沿Ｘ轴的正方向侧移动。
接着，如图10所示，边使毛细管3向沿Ｘ轴的负方向（与第1方向相反的第2方向）移动边使其朝向一次接合点21下降，以使线11一次接合于一次接合点21（步骤S4）。这里，步骤S4中毛细管3的运动，描绘出矢印P1所示的轨迹。此外，在线11的一次接合中，由毛细管3对线11施加载荷和超声波。
接着，如图11所示，使毛细管3向沿着Ｙ轴的正方向、即向上方移动（步骤S5）。然后，如图12所示，使毛细管3移动直至二次接合点22的正上方为止（步骤S6）。如图13所示，使毛细管3朝向二次接合点22下降，以使线11二次接合于二次接合点22（步骤S7）。此外，在线11的二次接合中，由毛细管3对线11施加载荷和超声波。
接着，如图14所示，使毛细管3向沿着Ｙ轴的正方向、即向上方移动（步骤S8）。这里，从步骤S3到步骤S8为止，线夹4维持打开状态，但如图15所示，将线夹4切换为闭合状态以使线夹4夹持线11（步骤S9）。然后，通过在由线夹4夹持着线11的状态下，使毛细管3向沿着Ｙ轴的正方向、即进一步向上方移动（步骤S10），拉断线11的线尾。通过以上顺序，电极焊盘6、8间通过线11电接合。
此外，在拉断线11的线尾后，用焊炬（未图示）在从毛细管3顶端突出的线11产生火花，在线11顶端再次形成球20（也参照图17）。从该状态起返回到步骤S1的步骤，从而能够连续地进行向多个电极焊盘的接合。
图18是表示线11与基板侧电极焊盘6的接合强度的图。图18中，以纵轴表示接合强度，以横轴表示步骤S3中毛细管3越过一次接合点21的正上方移动了的量即超过移动量。另外，超过移动量，将超过与线11的直径（线径）相同的距离而移动的情况作为100％来表示。另外，将沿着Ｘ轴的正方向（第1方向）设为＋，将沿着Ｘ轴的负方向（第2方向）设为－。即，图18中，示出毛细管3的超过移动量与线11的接合强度的关系。
如图18所示，在进行一次接合前使毛细管3暂时通过一次接合点21而设置了超过移动量，能够提高线11的接合强度。另外，如图18所示，将超过移动量设为约75％时，接合强度为峰值。
图19是表示线11与基板侧电极焊盘6的接合强度的图。图19中，以纵轴表示接合强度，以横轴表示一次接合点21与二次接合点22的距离。此外，一次接合点21与二次接合点22的距离，将与线径相等的距离作为100％来表示。另外，将沿着Ｘ轴的正方向（第1方向）设为＋，将沿着Ｘ轴的负方向（第2方向）设为－。即，图19中，示出一次接合点21和二次接合点22的距离与线11的接合强度之间的关系。
如图19所示，即使对与一次接合点21相比靠沿着Ｘ轴的负方向侧的二次接合点22进行二次接合，接合强度也不会降低，能够维持已通过设置超过移动量的一次接合而提高了的接合强度。
如以上说明地，通过化学镀对基板侧电极焊盘6实施镀镍、镀钯、镀金，因而不像实施电镀时那样对基板5设置电镀线亦可。电镀线是为了使镀物析出于电极焊盘6而从电极焊盘6和/或布线图形13延伸直至基板5端部或其附近的布线。电镀线，因为会残存于作为产品的半导体装置60中，所以容易成为发送接收的信号的反射源而成为反射噪声的原因。另一方面，本实施方式中，通过化学镀来实施镀镍、镀钯、镀金，不设置电镀线亦可，所以能够抑制反射噪声以实现通信品质的提高。
另外，通过使用化学镀而去除电镀线，容易确保在布线图形13间设置电源区域（向对控制器7和/或存储器芯片9供给电源的线或将控制器7和/或存储器芯片9接地的线进行电连接的区域）的空间。通过设置电源区域，基板5的电源阻抗变小，能够实现电源开关噪声的降低。此外，在由电镀形成布线图形13的情况下设置的电镀线，能够通过在形成保护膜14前的蚀刻步骤去除，所以即使在布线图形13的形成中使用电镀也难以成为反射噪声的原因。
另外，在基板侧电极焊盘6的最表层设置的镀金，通过化学镀来形成。这里，基于化学镀的镀金形成，通过置换第1层31的镍与金来进行。该镍与金的置换有限度，有时不能将第3层33即镀金形成为充分的厚度。当成为最表层的镀金的厚度不足时，接合所产生的与线11的接合强度容易降低。但是，本实施方式中，通过设置了超过移动量的线11的一次接合，实现了线11的接合强度的提高。因此，即使是在成为最表层的镀金的厚度不足的情况下，也容易得到足够的接合强度。此外，只要薄薄地形成镀金，就能够抑制金的使用量，能够实现成本的抑制。
另外，在一次接合的基础上进行二次接合、接着拉断线11的线尾，由此能够稳定地进行线尾的拉断。即，能够使在毛细管3侧形成球20所需的线11的突出量（质量）稳定。另外，能够进行在基板侧电极焊盘6侧留下足够接合面积的线尾的拉断。线11的突出量稳定，由此球20的形成也稳定，所以能够顺畅地连续进行接合。此外，如图19所示，二次接合对线11的接合强度几乎没有影响。
此外，本实施方式中，举出控制器7和存储器芯片9的两方设置于基板5的第一面5a上的例子进行了说明，但不限于此。例如，控制器7可以设置在存储器芯片9上，存储器芯片9也可以设置在控制器7上。即，半导体装置60内的控制器7和/或存储器芯片9的设置位置不限定，只要是芯片侧电极焊盘8、10与基板侧电极焊盘6通过线11连接的结构，就能够应用本实施方式。
另外，通过线11与基板侧电极焊盘6连接的连接对象，不限于控制器7和/或存储器芯片9的电极焊盘，即使是在半导体装置60内设置的其他芯片的电极焊盘也可以。另外，存储器芯片9的枚数不限于2枚，即使是1枚或3枚以上也可以。
进一步的效果和/或变形例，能够由本领域技术人员容易地导出。因此，本发明的更广泛的方式，不限定于以上那样表示且表述的特定的详细以及典型的实施方式。因此，能够不脱离由技术方案及其等同物所定义的总括性的发明的概念精神或范围地，进行各种变更。

Claims (6)

1.一种半导体装置的制造方法，通过从顶端供给金制的线的毛细管以及能够切换为夹持所述线的闭合状态和开放所述线的打开状态的线夹，用所述线连接在基板的第一面上形成的基板侧电极焊盘与在搭载于所述基板的第一面上的芯片上形成的芯片侧电极焊盘，其中，
通过化学镀在所述基板侧电极焊盘上形成镀镍，
通过化学镀在所述镀镍上形成镀钯，
通过化学镀在成为所述镀钯之上的最表层形成镀金，
使所述毛细管接近所述芯片，以将所述线的一端连接于所述芯片侧电极焊盘，
在所述线夹的打开状态下，
使所述毛细管向所述芯片上方移动，
使所述毛细管向朝向所述基板侧电极焊盘的第1方向移动，
使所述毛细管接近所述基板侧电极焊盘以将所述线一次接合于所述基板侧电极焊盘，
使所述毛细管移动，以在与所述一次接合的位置相比向所述第1方向移动了的位置将所述线二次接合于所述基板侧电极焊盘，
使所述毛细管向所述基板上方移动，
将所述线夹切换为闭合状态，
使所述毛细管向所述基板的更上方移动，
所述毛细管向所述第1方向的移动，进行至越过所述一次接合的位置的正上方的位置为止，
所述一次接合，使所述毛细管边向与所述第1方向相反的第2方向移动边接近所述基板侧电极焊盘而进行。
2.一种半导体装置的制造方法，通过从顶端供给金制的线的毛细管以及能够切换为夹持所述线的闭合状态和开放所述线的打开状态的线夹，用所述线连接在基板的第一面上形成的基板侧电极焊盘与在搭载于所述基板的第一面上的芯片上形成的芯片侧电极焊盘，其中，
通过化学镀在所述基板侧的电极焊盘的最表层形成镀金，
使所述毛细管接近所述芯片以将所述线的一端连接于所述芯片侧电极焊盘，
在所述线夹的打开状态下，
使所述毛细管向所述芯片上方移动，
使所述毛细管向朝向所述基板侧电极焊盘的第1方向移动，
使所述毛细管接近所述基板侧电极焊盘以将所述线一次接合于所述基板侧电极焊盘，
所述毛细管向所述第1方向的移动，进行至越过所述一次接合的位置的正上方的位置为止，
所述一次接合，使所述毛细管边向与所述第1方向相反的第2方向移动边接近所述基板侧电极焊盘而进行。
3.根据权利要求2所述的半导体装置的制造方法，其中，
在所述一次接合之后，
使所述毛细管向所述基板侧电极焊盘上方移动，
使所述毛细管移动，以在与所述一次接合的位置相比向所述第1方向移动了的位置对所述线进行二次接合。
4.根据权利要求3所述的半导体装置的制造方法，其中，
在所述二次接合之后，
使所述毛细管向所述基板上方移动，
将所述线夹切换为闭合状态，
使所述毛细管向所述基板的更上方移动。
5.根据权利要求2～4中的任意一项所述的半导体装置的制造方法，其中，
通过化学镀在所述基板侧电极焊盘上形成镀镍，
通过化学镀在所述镀镍上形成镀钯，
所述镀金在所述镀钯上形成。
6.一种接合装置，用金制的线连接在基板的第一面上形成的基板侧电极焊盘和在搭载于所述基板的第一面上的芯片上形成的芯片侧电极焊盘，其中，具备：
线夹，其能够切换为夹持所述线的闭合状态与开放所述线的打开状态的；和
控制部，其使从顶端供给线的毛细管接近所述芯片以将所述线的一端连接于所述芯片侧电极焊盘，在所述线夹的打开状态下，使所述毛细管向所述芯片上方移动，使所述毛细管向朝向所述基板侧电极焊盘的第1方向移动，使所述毛细管接近所述基板侧电极焊盘以将所述线一次接合于所述基板侧电极焊盘，使所述毛细管向所述基板侧电极焊盘上方移动，使所述毛细管移动以在与所述一次接合的位置相比向所述第1方向移动了的位置二次接合所述线，使所述毛细管向所述基板上方移动，将所述线夹切换成闭合状态，使所述毛细管向所述基板的更上方移动，
所述毛细管向所述第1方向的移动，进行至越过所述一次接合的位置的正上方的位置为止，
所述一次接合，使所述毛细管边向与所述第1方向相反的第2方向移动边接近所述基板侧电极焊盘而进行。
CN2012103088481A 2012-01-10 2012-08-27 半导体装置的制造方法以及接合装置 Pending CN103199028A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012002446A JP2013143447A (ja) 2012-01-10 2012-01-10 半導体装置の製造方法およびボンディング装置
JP002446/2012 2012-01-10

Publications (1)

Publication Number Publication Date
CN103199028A true CN103199028A (zh) 2013-07-10

Family

ID=48721484

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012103088481A Pending CN103199028A (zh) 2012-01-10 2012-08-27 半导体装置的制造方法以及接合装置

Country Status (3)

Country Link
JP (1) JP2013143447A (zh)
CN (1) CN103199028A (zh)
TW (1) TWI478221B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111050523A (zh) * 2018-10-12 2020-04-21 宏达国际电子股份有限公司 热转移模块及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62108533A (ja) * 1985-11-06 1987-05-19 Matsushita Electric Ind Co Ltd ワイヤボンデイング方法
JPH03289149A (ja) * 1990-04-05 1991-12-19 Matsushita Electric Ind Co Ltd ワイヤボンディング方法
JPH04155843A (ja) * 1990-10-19 1992-05-28 Kaijo Corp ワイヤボンディング方法
US6182885B1 (en) * 1998-09-07 2001-02-06 Kabushiki Kaisha Shinkawa Wire bonding method
US20100258955A1 (en) * 2009-04-14 2010-10-14 Nec Electronics Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6255942A (ja) * 1985-09-05 1987-03-11 Mitsubishi Electric Corp ボンデイング方法
JP2531099B2 (ja) * 1993-07-13 1996-09-04 日本電気株式会社 ワイヤ―ボンディング方法
TWI263286B (en) * 2004-02-06 2006-10-01 Siliconware Precision Industries Co Ltd Wire bonding method and semiconductor package using the method
JP2008028069A (ja) * 2006-07-20 2008-02-07 Hitachi Metals Ltd 外部接合電極付き基板およびその製造方法
JP4365851B2 (ja) * 2006-11-28 2009-11-18 株式会社カイジョー ワイヤボンディング方法及びワイヤボンディング装置
JP4625858B2 (ja) * 2008-09-10 2011-02-02 株式会社カイジョー ワイヤボンディング方法、ワイヤボンディング装置及びワイヤボンディング制御プログラム
JP5573429B2 (ja) * 2009-08-10 2014-08-20 住友ベークライト株式会社 無電解ニッケル−パラジウム−金めっき方法、めっき処理物、プリント配線板、インターポーザ、および半導体装置
JP2012004464A (ja) * 2010-06-18 2012-01-05 Toshiba Corp 半導体装置、半導体装置の製造方法及び半導体装置の製造装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62108533A (ja) * 1985-11-06 1987-05-19 Matsushita Electric Ind Co Ltd ワイヤボンデイング方法
JPH03289149A (ja) * 1990-04-05 1991-12-19 Matsushita Electric Ind Co Ltd ワイヤボンディング方法
JPH04155843A (ja) * 1990-10-19 1992-05-28 Kaijo Corp ワイヤボンディング方法
US6182885B1 (en) * 1998-09-07 2001-02-06 Kabushiki Kaisha Shinkawa Wire bonding method
US20100258955A1 (en) * 2009-04-14 2010-10-14 Nec Electronics Corporation Semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111050523A (zh) * 2018-10-12 2020-04-21 宏达国际电子股份有限公司 热转移模块及其制造方法

Also Published As

Publication number Publication date
JP2013143447A (ja) 2013-07-22
TWI478221B (zh) 2015-03-21
TW201330069A (zh) 2013-07-16

Similar Documents

Publication Publication Date Title
US8008785B2 (en) Microelectronic assembly with joined bond elements having lowered inductance
CN102281702B (zh) 基板布局与其形成方法
CN101322231B (zh) 高密度三维半导体晶片封装
WO1991014282A1 (en) Semiconductor device having a plurality of chips
CN104347549B (zh) 半导体器件及其制造方法
US7772107B2 (en) Methods of forming a single layer substrate for high capacity memory cards
WO2008117736A1 (ja) インターポーザ基板、それを利用したｌｓｉチップ及び情報端末装置、インターポーザ基板製造方法、並びにｌｓｉチップ製造方法
US20100181675A1 (en) Semiconductor package with wedge bonded chip
CN104966724A (zh) 配置摄像头模组于终端主板的方法及终端设备
WO2012171320A1 (zh) 一种新的接触式智能卡的封装方法
JP2001177050A (ja) 半導体装置
CN103295987B (zh) 半导体存储卡
CN108878398A (zh) 包括导电凸块互连的半导体器件
CN103620776B (zh) 半导体装置
CN103199028A (zh) 半导体装置的制造方法以及接合装置
CN104066267A (zh) 铜基材的化学镀层结构及其工艺
JP2012523685A (ja) 電子ハウジング用の導体グリッドおよび製造方法
CN102244062A (zh) 半导体封装结构以及半导体封装工艺
KR20110062482A (ko) 본딩 구조물의 형성 방법
US20110147928A1 (en) Microelectronic assembly with bond elements having lowered inductance
CN203859932U (zh) 铜基材的化学镀层结构
TW507499B (en) Electroplating multi-trace circuit board substrates using single tie bar
US20080136027A1 (en) Method of bonding wire of semiconductor package
CN101483163B (zh) 窗口型球格阵列封装构造及其基板
WO2019072090A1 (zh) 接触式ic模块pcb载板、以之制成的ic模块及制作工艺

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130710