CN103197966B - 半导体数据处理设备，时间触发通信***以及通信*** - Google Patents

Abstract

本公开涉及半导体数据处理设备，时间触发通信***以及通信***。与其他中断的处理状况无关地减小响应定时器中断请求开始中断处理的定时的变化。为时间触发通信***并入与网络耦合的多个电子控制设备的每一个中的半导体数据处理设备配有中央处理单元、通信控制电路和中断控制电路。通信控制电路含有用在时间触发通信中的本地时间定时器，并根据本地时间定时器的时间计数，发出时间触发通信的定时器中断请求。当接收到时间触发通信的定时器中断请求时，中断控制电路进行控制，以便使中央处理单元延迟预定预留时间再开始响应定时器中断请求进行的中断处理。

Description

半导体数据处理设备，时间触发通信***以及通信***

交叉参考相关申请

2011年11月2日提交的包括说明书、附图和摘要的日本专利申请第2011-241114号的公开内容通过引用全文并入本文中。

技术领域

本发明涉及中断控制技术，将应用于与网络耦合的终端的半导体数据处理设备中包括的本地时间定时器用于时间触发通信，其中与用在网络中的公用时间同步地进行通信，本发明还涉及与可有效应用于，例如，包括在车用电子控制设备中的通信***的时间触发通信***有关的技术。

背景技术

在经由传输路径在多个终端之间交换帧的通信***，特别是在应用于例如车载设备或工厂生产线的电子控制设备之间进行通信的通信***中，使用了根据时间控制例如帧发送/接收或设置改变的定时的时间触发***。例如，基于FlexRay（注册商标）的技术被应用于用作时间触发***的车载网络。在这样的***中，为了将终端合并到网络中，如“FlexRay通信***协议规范2.1版A修订本（2005年12月15日）（FlexRay CommunicationSystem Protocol Specification Ver.2.1Rev.A(15-December-2005)）”所述地建立基于用在网络中的公用时间（称为“全局时间”）的时间同步。该时间同步是使用要合并到网络中的终端接收从已经合并在网络中的至少一个终端发送的称为启动帧的帧的时间和要合并到网络中的终端根据通信进度计算的启动帧的预计到达时间建立的。

随着这样的时间同步得到建立，在终端之间允许基于预定时间进度的发送/接收处理。具体地说，时间触发通信协议要求与网络耦合的终端在保持它们之间的网络时间同步的同时进行通信。为此，每个终端使用根据其自己的网络时间运行的本地时间定时器。当到达设置在本地时间定时器上的本地时间时，本地时间定时器就向CPU发出中断请求。响应该中断请求，CPU将发送消息写入RAM中，或从接收缓冲器中读取接收消息。这样，就允许基于时间进度的发送/接收处理。也就是说，通过设置在本地时间定时器上的本地时间限定发送/接收处理的定时。因此，要求工作在时间触发通信中的终端实时地使它们的本地时间与全局时间同步。因此，将包括在微型计算机中的通用定时器用作本地时间定时器是不合适的。

将公开在日本待审专利公告第2011-76584号中的定时器中断控制技术应用于使用本地时间定时器进行的上述中断控制，使中断控制电路可以将伴随着中断的相应原因的中断信号给予CPU。这减轻了CPU获取中断原因数据所进行的处理。

发明内容

本发明人进一步研究了将上述本地时间定时器用于时间触发通信进行的中断控制，并已取得如下结果。按照该结果，在通常像在使用基于以车载软件标准化为目的的AUTOSAR（汽车开放***架构）标准的软件的情况下那样的时间触发通信中，CPU中可能发生的中断包括非由本地时间定时器根据时间进度为时间触发通信生成的定时器中断引起的那些中断。因此，预计当本地时间定时器在正在处理不是本地时间定时器生成的定时器中断请求的中断请求的时候生成定时器中断请求时，由于禁止多中断处理或由于中断优先级牵涉到视情况而异的延迟长度，所以响应定时器中断请求进行的发送/接收处理的开始被延迟。这被认为难以使用车载电子控制设备进行高精度实时控制。因此，仅仅使用公开在日本待审专利公告第2011-76584号中的技术减轻CPU的负荷不能从根本上解决问题。还存在次要问题。也就是说， 在时间触发通信中，可以使用公开在日本待审专利公告第2011-76584号中的技术实现的CPU负荷减轻程度是不足的。例如，每当本地时间定时器生成定时器中断请求时CPU按照时间进度设置本地时间所进行的处理增加了CPU的数据处理负荷。

本发明的一个目的是提供可以与其他中断处理无关地减小响应定时器中断请求开始中断处理的定时的变化的半导体数据处理设备。

本发明的另一个目的是提供对于发送/接收操作可以不会严重偏离时间进度地进行时间触发通信的时间触发通信***。

本发明的上述和其他目的和新特征可以从结合附图所作的如下描述中明显看出。

按照公开在本申请中的发明的问题解决手段如下。

在响应来自定时器的通知进行规定处理的半导体数据处理设备中，当存在要在预定时间进行的处理时，在开始处理之前的预定时间间隔内禁止接受其他处理的中断。

公开在本申请中的发明的有益效果如下。

即，由于在开始要在预定时间进行的处理之前的预定时间间隔内禁止接受其他处理的中断，所以保证了在预定时间进行该处理。

附图说明

图1是示出按照本发明一个实施例的示范性时间触发通信***的方块图；

图2是示出在时间触发通信***中根据通信进程和使用通信循环和时隙进行的通信操作的示范性模式的说明图；

图3是示出时间触发通信中电子控制单元之间的同步的原理的说明图；

图4是说明本地时间定时器使用宏拍（macrotick）计数器和循环计数器测量本地时间的方式的图形；

图5是示出用作应用于电子控制单元的半导体数据处理设备的例子的微型计算机的配置的方块图；

图6是示出通信控制电路的详细示范性配置的方块图；

图7是示出基于AUTOSAR标准的软件模块的模块分层结构的说明图；

图8是示出响应时间触发通信的定时器中断请求发出中断命令时进行的控制的典型格式的时序图；

图9是在未进行使用中断预留时间的中断定时控制的情况下进行的中断处理控制的时序图；

图10是示出在中断预留时间期间生成另一个中断请求时进行的控制的示范性模式的时序图；

图11是示意性地示出主要由含有显示在图5中的微型计算机的CPU进行的特定中断处理的流程的说明图；

图12示出了作为特定中断处理进行的发送处理的示范性操作定时；

图13示出了作为特定中断处理进行的接收处理的示范性操作定时；

图14是示出中断控制电路将中断的原因与中断信号一起推入CPU中的配置的方块图；

图15是示出显示在图14中的发送处理的示范性操作定时的时序图；

图16是示出显示在图14中的接收处理的示范性操作定时的时序图；

图17是示出使用DMAC在RAM与通信控制电路之间传送发送/接收数据的示范性微型计算机配置的方块图；

图18是示出如图17所示使用DMAC进行的发送处理的示范性操作定时的时序图；

图19是示出如图17所示使用DMAC进行的接收处理的示范性操作定时的时序图；

图20是示出使用通信控制电路的总线访问功能在RAM与通信控制电路之间传送发送/接收数据的示范性微型计算机配置的方块图；

图21是示出如图20所示使用总线访问功能进行的发送处理的示范性操作定时的时序图；

图22是示出如图20所示使用总线访问功能进行的接收处理的示范性操作定时的时序图；

图23是示出通信控制电路对于特定中断的每个原因都包括一个本地时间定时器通道作为本地时间定时器的示范性微型计算机配置的方块图；

图24是示出取代显示在图20中的配置应用显示在图23中的配置时发生的发送操作的示范性定时的时序图；

图25是示出取代显示在图20中的配置应用显示在图23中的配置时发生的接收操作的示范性定时的时序图；以及

图26是示出通信控制电路参照发送/接收开始定时表在本地时间定时器上设置时间数据的示范性微型计算机配置的方块图。

具体实施方式

1.实施例概况

首先，描述按照公开在本申请中的发明的典型实施例的半导体数据处理设备的配置。

并入时间触发通信***的与网络耦合的多个电子控制设备的每一个中的半导体数据处理设备配有中央处理单元、通信控制电路和中断控制电路。通信控制电路含有用在时间触发通信中的本地时间定时器，并根据本地时间定时器的时间计数，发出时间触发通信的定时器中断请求。当接收到时间触发通信的定时器中断请求时，中断控制电路进行控制，以便使中央处理单元延迟预定预留时间再开始响应定时器中断请求要进行的中断处理，并禁止中央处理单元处理其他中断请求。也就是说，当存在要在预定时间进行的处理时，使用预留时间，以保证中央处理单元在预定时间不从事于其他中断请求引起的任何处理。

当不进行基于预留时间的控制时，取决于出现时间触发通信的定时器中断请求时中央处理单元的数据处理状况，中央处理单元可以开 始处理定时器中断请求之前所花费的时间是变化的。可以在设置预留时间时吸收或减小开始处理定时器中断请求的这样时间变化。因此，使用预留时间易于使中央处理单元与接收到定时器中断请求时中央处理单元的数据处理状况无关地在预定定时开始处理时间触发通信的定时器中断请求。

借助于如上所述配置的半导体数据处理设备，可以与处理其他中断的状况无关地减小响应定时器中断请求开始中断处理的定时的变化。这使得易于不严重偏离预定时间进度地控制与网络耦合的终端与用在网络中的公用时间同步地进行发送/接收操作的时间触发通信。

接着，概述公开在本申请中的发明的典型实施例。注意，用在附图中和在本发明的典型实施例的如下概括性描述中用括号引用的标号仅仅表示包括在可能构成要素的概念中的示范性构成要素。

（1）延迟响应时间触发通信的中断请求要进行的中断处理的开始

按照本发明的典型实施例的半导体数据处理设备（1）包括执行命令的中央处理单元（10）、进行时间触发通信的通信控制的通信控制电路（12）、和进行中断控制以便使中央处理单元进行响应中断请求的处理的中断控制电路（11）。通信控制电路含有用于时间触发通信的本地时间定时器（35），并根据本地时间定时器的时间计数生成时间触发通信的定时器中断请求（20）。中断控制电路进行这样的控制，使得当接收到时间触发通信的定时器中断请求时，响应定时器中断请求，中央处理单元延迟预定预留时间再开始中断处理。

当不进行基于预留时间的延迟控制时，取决于出现时间触发通信的定时器中断请求时中央处理单元的数据处理状况，中央处理单元可以开始处理定时器中断请求之前所花费的时间是变化的。当如上所述进行基于预留时间的延迟控制时，将中央处理单元开始处理时间触发通信的定时器中断请求延迟预留时间，以便可以吸收或减小中央处理单元可以响应时间触发通信的定时器中断请求开始中断处理的时间的变化。如果将预留时间设置得足够长以便完全吸收上述时间变化，则将是令人满意的。此外，将本地时间定时器设置成比开始中断处理的 本地时间早预留时间的时间将防止发送/接收处理的定时普遍延迟。因此，与中央处理单元进行的数据处理的状况无关，可以易于使中央处理单元在预定定时响应时间触发通信的定时器中断请求开始中断处理。因此，可以控制，从而不使预定时间进度严重偏离地与网络耦合的终端与用在网络中的公用时间同步地进行发送/接收处理的时间触发通信。

（2）将预留时间设置成长于中断处理所需的最长时间

在上述第（1）方面中，使预留时间长于中央处理单元进行中断处理所花费的最长时间。

这样，上述时间变化可以完全被预留时间吸收。

（3）在预定时间间隔内生成较高优先级中断请求

在上述第（2）方面中，当时间触发通信的定时器中断请求在预留时间内接着另一个中断请求时，中断控制电路使中央处理单元在将优先权给予另一个中断请求和定时器中断请求中具有较高中断优先级的那一个的前提下，在经过了预留时间之后开始中断处理。

这使得可以在时间触发通信的任何定时器中断请求之前处理像针对错误处理那样的较高优先级中断请求。这样，可以不受时间触发通信的定时器中断请求影响地流畅进行***故障之后的恢复处理，以便保证***安全。

（4）禁止多中断处理

在上述第（3）方面中，中断控制电路具有禁止多中断处理的操作模式，在多中断处理中，从事于响应第一中断请求的中断处理的中央处理单元开始响应在第一中断请求之后接收的第二中断请求的中断处理。例如，可以将这样的多中断禁止模式设置成接在半导体数据处理设备通电之后的初始设置状态，或可以设置成在前述预留时间之前的某时间间隔内有效。

禁止多中断处理可以减轻时间触发通信中发送/接收处理的可能不规则性。例如，当将多中断禁止模式设置成初始设置时，可以将预留时间设置成半导体数据处理设备在处理中断中可能花费的最长时 间。这使设置预留时间变得容易。当将多中断禁止模式在预留时间之前的某时间间隔内有效时，必须研究可以形成多中断处理状态的可能中断组合，并将预留时间设置成处理花费最多时间来处理的中断的组合所需的时间。在后一种情况下，设置预留时间比在第一种情况下更困难一点。但是，在任一种情况下，都在预留时间内完成作出时间触发通信的定时器中断请求时发生的中断处理，以便可以减轻时间触发通信中发送/接收处理的可能不规则性。

（5）事先从设置本地时间定时器的定时数据中扣除中断预留时间

在上述第（1）到（4）方面之一中，设置在本地时间定时器上以便规定生成时间触发通信的定时器中断请求的定时的定时数据规定比生成定时器中断请求的真正定时早预留时间的时间。

这样，在本地时间定时器上设置比开始处理目标定时器中断的时间早预留时间的时间，以便可以容易地防止时间触发通信中发送/接收处理的定时普遍延迟。

（6）CPU参照发送/接收开始定时表

在上述第（1）到（5）方面之一中，半导体数据处理设备含有存储定时表（50）的存储器（13），该定时表（50）保存要设置在本地时间定时器上以便规定生成时间触发通信的定时器中断请求的定时的定时数据。在半导体数据处理设备中，中央处理单元在响应与时间触发通信的定时器中断请求相对应的中断信号进行的中断处理中，从存储器中读取要设置在本地时间定时器上的下一个定时数据，并将下一个定时数据设置在本地时间定时器上。此外，在半导体数据处理设备中，通信控制电路在经过了设置在本地时间定时器上的定时数据规定的时间之后生成定时器中断请求。

这样，每当接收到时间触发通信的定时器中断请求时，就要求中央处理单元访问定时表，并将下一个定时数据设置在本地时间定时器上，但要进行的处理的内容可以由中断处理程序灵活规定。

（7）通信控制电路参照发送/接收开始定时表

在上述第（1）到（5）方面之一中，半导体数据处理设备含有存 储定时表（50）的存储器（60），该定时表（50）保存要设置在本地时间定时器上以便规定生成时间触发通信的定时器中断请求的定时的定时数据。在半导体数据处理设备中，通信控制电路每当更新本地时间定时器的计数时，就参照保存在定时表中的定时数据，并且当参照的定时数据与更新的计数一致时，生成定时器中断请求。

这样，每当接收到时间触发通信的定时器中断请求时，不用要求中央处理单元通过进行中断处理和访问定时表将下一个定时数据设置在本地时间定时器上。这可以减轻由中断处理引起的中央处理单元的负荷，并且可以有助于缩短CPU进行中断处理所花费的时间和提高时间触发通信中通信处理的效率。

（8）为定时器中断的每个原因配备本地时间定时器通道

在上述第（1）到（5）方面之一中，通信控制电路含有作为本地时间定时器的多个定时器通道，在定时器通道上分别设置规定为多种类型中断处理生成不同定时器中断请求的定时的定时数据。

这样，每当接收到时间触发通信的定时器中断请求时，不用要求中央处理单元通过进行中断处理和访问定时表将下一个定时数据设置在本地时间定时器上。这可以减轻由中断处理引起的中央处理单元的负荷，并且可以有助于缩短CPU进行中断处理所花费的时间和提高时间触发通信中通信处理的效率。

（9）将中断的原因与中断信号一起推入CPU中。

在上述第（1）到（5）方面之一中，通信控制电路输出定时器中断请求信号和指示中断的原因的原因信号作为定时器中断请求，响应定时器中断请求信号和原因信号，中断控制电路将中断信号和转移（branch）到中断处理所需的中断原因数据输出到中央处理单元。

这样，当得到与时间触发通信的定时器中断请求相对应的中断的通知时，不用要求中央处理单元访问通信控制电路或中断控制电路的原因寄存器来获取中断的原因。这可以减轻由中断处理引起的中央处理单元的负荷，并且可以有助于缩短CPU进行中断处理所花费的时间和提高时间触发通信中通信处理的效率。

（10）通过DMAC将发送数据从RAM传送到通信控制电路

在上述第（1）到（5）方面之一中，半导体数据处理设备含有中央处理单元要访问的RAM（14）、和中央处理单元设置控制数据从RAM到通信控制电路的传送的传送控制信息的直接存储器访问控制器（18）。在响应时间触发通信的定时器中断请求进行的发送的中断处理中，中央处理单元使直接存储器访问控制器开始数据传送操作，并将发送数据从RAM传送到通信控制电路。

这样，当响应定时器中断请求进行发送的中断处理时，不用要求中央处理单元进行将发送数据从RAM传送到通信控制电路的数据访问操作。由直接存储器访问控制器有效地进行必要数据传送。可以减轻中央处理单元由中断处理引起的负荷。这有助于缩短中央处理单元进行中断处理所花费的时间和提高时间触发通信中发送处理的效率。

（11）通信控制电路具有从RAM中读取发送数据的总线访问功能

在上述第（1）到（5）方面之一中，半导体数据处理设备含有中央处理单元要访问的RAM。在经过了设置在本地时间定时器上的定时数据规定的时间之后，通信控制电路进行总线访问操作以便将发送数据从RAM传送到发送缓冲器，响应总线访问操作的完成，生成时间触发通信的定时器中断请求。为此，可以计及总线访问操作所需的时间地设置预留时间。

这样，当本地时间定时器到达时限时，在请求定时器中断请求之前，通信控制电路使用它的总线访问功能访问RAM，并获取发送数据。因此，当响应随后定时器中断请求进行发送的中断处理时，不用要求中央处理单元进行将发送数据从RAM传送到通信控制电路的数据访问操作。因此，可以减轻中央处理单元由中断处理引起的负荷。这有助于缩短中央处理单元进行中断处理所花费的时间和提高时间触发通信中发送处理的效率。

（12）通过DMAC将接收数据从通信控制电路传送到RAM

在上述第（1）到（5）方面之一中，半导体数据处理设备含有中 央处理单元要访问的RAM（14）、和中央处理单元设置控制数据从通信控制电路到RAM的传送的传送控制信息的直接存储器访问控制器（18）。在响应时间触发通信的定时器中断请求进行的接收的中断处理中，中央处理单元使直接存储器访问控制器开始数据传送操作，并将接收数据从通信控制电路传送到RAM。

这样，当响应定时器中断请求进行接收的中断处理时，不用要求中央处理单元进行将接收数据从通信控制电路传送到RAM的数据访问操作。由直接存储器访问控制器有效地进行必要数据传送。可以减轻中央处理单元由中断处理引起的负荷。这有助于缩短中央处理单元进行中断处理所花费的时间和提高时间触发通信中接收处理的效率。

（13）通信控制电路具有将接收数据写入RAM中的总线访问功能

在上述第（1）到（5）方面之一中，半导体数据处理设备含有中央处理单元要访问的RAM。在经过了设置在本地时间定时器上的定时数据规定的时间之后，通信控制电路进行总线访问操作以便将接收数据从接收缓冲器传送到RAM，响应总线访问操作的完成，生成时间触发通信的定时器中断请求。

这样，当本地时间定时器到达时限时，在请求定时器中断请求之前，通信控制电路将接收数据从接收缓冲器传送到RAM。因此，当响应随后定时器中断请求进行接收的中断处理时，不用要求中央处理单元进行将接收数据从接收缓冲器传送到RAM的数据访问操作。因此，可以减轻中央处理单元由中断处理引起的负荷。这有助于缩短中央处理单元进行中断处理所花费的时间和提高时间触发通信中接收处理的效率。

（14）延迟开始中断处理；为中断的每个原因提供本地时间定时器通道；将中断信号和中断的原因推入CPU中

在本发明的另一个方面中，半导体数据处理设备含有执行命令的中央处理单元、进行时间触发通信的通信控制的通信控制电路、和进行中断控制以便使中央处理单元进行响应中断请求的处理的中断控制 电路。通信控制电路含有用于时间触发通信的本地时间定时器，并根据本地时间定时器的时间计数生成时间触发通信的定时器中断请求。中断控制电路进行这样的控制，使得当接收到时间触发通信的定时器中断请求时，响应定时器中断请求的中央处理单元延迟预定预留时间再开始中断处理。通信控制电路含有分别设置规定为多种类型中断处理生成不同定时器中断请求的定时的定时数据的多个定时器通道作为本地时间定时器，并输出定时器中断请求信号和指示中断的原因的原因信号作为定时器中断请求。中断控制电路响应定时器中断请求信号和原因信号，将转移到中断处理所需的中断信号和中断原因数据输出到中央处理单元。

这样，可以实现与上述第1，8和9方面的那些类似的操作和效果。

（15）通信控制电路具有从RAM中读取发送数据的总线访问功能

在上述第14方面中，半导体数据处理设备含有中央处理单元要访问的RAM。在经过了设置在本地时间定时器上的定时数据规定的时间之后，通信控制电路进行总线访问操作以便将发送数据从RAM传送到发送缓冲器，并响应总线访问操作的完成，生成时间触发通信的定时器中断请求。

这样，可以实现与上述第11方面的那些类似的操作和效果。

（16）通信控制电路具有将接收数据写入RAM中的总线访问功能

在上述第14方面中，半导体数据处理设备含有中央处理单元要访问的RAM。在经过了设置在本地时间定时器上的定时数据规定的时间之后，通信控制电路进行总线访问操作以便将接收数据从接收缓冲器传送到RAM，并响应总线访问操作的完成，生成时间触发通信的定时器中断请求。

这样，可以实现与上述第13方面的那些类似的操作和效果。

（17）将预留时间设置成长于中断处理所需的最长时间

在上述第（14）方面中，使预留时间长于中央处理单元进行中断 处理所花费的最长时间。

这样，可以实现与上述第2方面的那些类似的操作和效果。

（18）在预定时间间隔内生成较高优先级中断请求

在上述第（17）方面中，当时间触发通信的定时器中断请求在预留时间内接着另一个中断请求时，中断控制电路使中央处理单元在将优先权给予另一个中断请求和定时器中断请求中具有较高中断优先级的那一个的前提下，在经过了预留时间之后开始中断处理。

这样，可以实现与上述第3方面的那些类似的操作和效果。

（19）时间触发通信***

按照本发明的又一个方面的时间触发通信***包括通过与总线耦合配置网络和与用在网络中的公用时间同步地进行发送/接收操作的多个电子控制单元。每个电子控制单元含有进行帧发送的发送单元、进行帧接收的接收单元、根据每个电子控制单元特有的本地时间进行定时器操作的本地时间定时器、和根据预计接收到帧的时间与接收到帧的时间之间的差异调整本地时间定时器的时间同步控制单元。每个电子控制单元还含有：存储规定要在周期性通信循环中进行的帧发送/接收过程的通信进度和与该通信进度有关的设置信息的存储单元；和通过使本地时间定时器和时间同步控制单元根据通信进度和设置信息操作，控制使用发送单元和接收单元进行的电子控制单元的通信操作的控制单元。控制单元含有：通过执行命令控制通信操作的中央处理单元；和进行中断控制以便使中央处理单元进行响应中断请求的处理的中断控制电路。本地时间定时器根据根据与通信进度有关的设置信息进行的时间计数生成时间触发通信的定时器中断请求。中断控制电路进行这样的控制，使得当接收到时间触发通信的定时器中断请求时，响应定时器中断请求的中央处理单元延迟预定预留时间再开始中断处理。

这样，可以实现与上述第1方面的那些类似的操作和效果，并且可以不会使预定时间进度严重偏离地控制与网络耦合的终端与用在网络中的公用时间同步地进行发送/接收操作的时间触发通信。

（20）按照本发明的又一个方面的通信***包括与网络耦合并在预定时间经由网络进行通信的多个电子控制单元。至少一个电子控制单元包含含有中央处理单元、中断控制电路、通信控制电路和定时器电路的半导体设备。定时器电路检测预定时间的到达以便进行通信，并将通知发给中断控制电路。响应从中断控制电路接收的通知，中断控制电路将中断通知发给中央处理单元。在预定时间，通信控制电路经由网络进行通信。当中断控制电路在接收到来自定时器电路的通知之后但在到达预定时间之前接收到另一个通知时，禁止中央处理单元进行响应中断控制电路接收的另一个通知引起的不同中断通知的处理。

这样，可以不会严重偏离时间进度地控制与网络耦合的终端在网络上进行的时间同步通信。

（21）在上述第20方面中，当在接收到来自定时器电路的通知之后但在到达预定时间之前，从另一个电路接收到不同中断通知时，中断控制电路禁止将该不同中断通知发送给中央处理单元。

这样，可以容易地禁止与不同中断通知相对应的中断处理。

（22）在上述第20方面中，中断控制电路含有时间计数电路，并且当从定时器电路接收到通知之后时间计数电路计数到预定时间时，将中断通知发给中央处理单元。

这样，可以容易地使用定时器电路控制给中央处理单元的中断通知。

（23）在上述第22方面中，中断控制电路含有可以设置从定时器电路接收到通知之后直到预定时间计数的时间量的寄存器。

这样，可以根据设置在寄存器中的数值可变地控制禁止与另外中断通知相对应的处理的时间间隔。

（24）在上述第23方面中，通过通信控制电路设置来自定时器电路的通知的定时。

这样，可以按照通信控制确定通知的定时。

（25）在上述第21方面中，将通信***和电子控制单元安装在汽 车上。

这有助于提高使用车载网络进行的电子控制的可靠性。

2.实施例细节

下面更详细地描述本发明的实施例。

<时间触发通信***>

图1示出了按照本发明一个实施例的示范性时间触发通信***。显示在图1中的时间触发通信***遵从，例如，FlexRay标准，并且配有多个电子控制单元，例如，与网络总线耦合的车载设备的控制器。这样构成时间触发通信***的电子控制单元被控制成与用在网络中的全局时间同步地进行发送/接收处理。代表性地显示在图1中的电子控制单元ECUg–ECUk与网络总线NBUS耦合从而构成网络。

在显示在图1中的时间触发通信***中，根据划分预定长度的每个通信循环生成的时隙发送/接收帧（分组或消息）。在每个时隙中发送的权限根据在***设计时确定的通信进度来限定。

图2示出了在时间触发通信***中根据通信进程和使用通信循环和时隙进行的通信操作的示范性模式。在图2中，示出了示范性通信循环CYCL10–CYCL13。在循环CYCL10–CYCL13的每一个中，ECU1–ECU5当中的预定电子控制单元分别使用预定时隙发送数据。显示在图2中的FlexRay通信模式的每个循环由静态分段SSEG、动态分段DSEG和网络空闲时间NIT组成。

图3示出了时间触发通信中电子控制单元之间的同步的原理。参照图3，对于时间触发通信，要求代表性地显示成与网络总线NBUS耦合的终端的电子控制单元ECUi，EC Uj和ECUk在使它们各自的本地时间与用在网络中的全局时间同步的同时从事于通信。因此，电子控制单元ECUi，ECUj和ECUk分别含有根据它们的本地时间操作的本地时间定时器LTMRi，LTMRj和LTMRk。遵从FlexRay标准的本地时间定时器LTMRi，LTMRj和LTMRk每一个都包括基于两个不同单元的两个计数器，即，宏拍计数器和循环计数器。如图4所示，宏拍计数器将每个循环时间限定成，例如，2048个计数，循环计数器 循环地计数将每个循环限定成64个计数的多个循环。每2048个宏拍计数将循环计数器的计数加1。

如上文所述，当根据通信循环或时隙进行帧发送/接收时，为时间触发通信与网络耦合的每个终端进行同步（时间同步），以便使它自己的本地时间与在网络中公用的全局时间同步。这将避免根据通信循环和时隙发送/接收帧时的帧冲突。在于每个电子控制单元上进行的时间同步中，根据包括在本地时间定时器中的宏拍计数器的计数取样从预定电子控制单元发送的同步帧的预计到达时间与该同步帧的实际到达时间之间的相对误差，然后根据取样误差，将用于调整的偏差值给予宏拍计数器（可以称为“偏差校正”），并校正宏拍计数器的计数频率（可以称为“频率校正”或“速率校正”）。

如上所述，通过根据电子控制单元的通信进度在每个电子控制单元的本地时间定时器上设置时间数据，确定在使用时间触发通信协议的电子控制单元之间进行的帧发送/接收的定时。如果需要的话，对如此所作的设置加以偏差校正和速率校正以实现时间同步。当按照设置在本地时间定时器上的时间数据生成定时器中断请求时，按照预定时间进度同步地进行数据发送/接收处理。

图5示出了应用于电子控制单元ECUi的微型计算机的示范性配置。微型计算机1在单个半导体基板，例如，使用CMOS集成电路制造技术的单晶硅基板上形成，但不局限于此。微型计算机包括：执行命令的中央处理单元（CPU）10；存储CPU 10要执行的程序以及控制数据的ROM 13；用作，例如，CPU 10的工作区的RAM 14；和与高速总线HBUS耦合以便交接（interface）的中断控制电路（INTC）11。高速总线HBUS经由总线桥接电路（BRDG）15与低速总线LBUS交接。代表性地显示在图5中的通信控制电路（COMCNT）12和I/O端口（IOP）16与低速总线LBUS耦合。通信控制电路12与网络总线NBUS耦合。I/O端口16与致动器（ACTT）2和传感器（SNSR）3耦合以便受电子控制单元控制。

通信控制电路12控制使用时间触发通信协议与耦合到网络总线 NBUS的其他电子控制单元进行的发送/接收。通信控制电路12含有用于时间触发通信的本地时间定时器LTMRi，并根据本地时间定时器LTMRi的时间计数生成时间触发通信的定时器中断请求20。

中断控制电路11进行中断控制，以便使CPU 10执行响应从微型计算机1的内部和外部两者接收的中断请求的中断处理。在图5中，省略了除定时器中断请求20之外的其他定时器中断请求。中断控制电路11具有当接收到时间触发通信的定时器中断请求20时，进行控制以便延迟预定预留时间再开始CPU 10响应定时器中断请求20进行的处理的特征。图5中的标号21表示中断控制电路11响应中断请求20发送给CPU 10的中断命令。在下文中，将针对中断控制电路11的上述特征详细描述与时间触发通信的定时器中断控制有关的配置。

<时间触发通信的定时器中断控制>

图6示出了通信控制电路12的详细配置。通信控制电路12含有用于时间触发通信的本地时间定时器（LTMR）35。根据本地时间定时器35的时间计数，中断生成电路（IRQGEN）34生成定时器中断请求20。通信控制电路12将从网络总线NBUS接收的数据（分组和消息）累积在接收缓冲器（RCBUF）33中，并且当完成接收时，设置接收完成标志（RCFLG）31。当将累积在接收缓冲器33中的数据发送给RAM 14时，使接收完成标志31复位。将要发送给网络总线NBUS的数据从RAM 14传送到发送缓冲器32。当完成传送时，设置发送请求标志30。当将发送数据从发送缓冲器32发送到网络总线NBUS时，使发送请求标志30复位。控制缓冲器32和33、在本地时间定时器35上设置本地时间以及对本地时间定时器进行偏差控制和速率控制的过程由协议控制器（PRTCL）36控制。该控制可以是编程控制或硬连线逻辑控制。尽管未必，但在本地时间定时器35中配备了生成宏拍计数器的计数时钟信号的时钟发生电路。

图7示出了基于AUTOSAR标准的软件模块的示范性分层结构。按照作为车载软件平台标准的AUTOSAR标准，将应对FlexRay的软件分层成具有如下所述的功能的两个软件模块，即，FlexRay接口40 和FlexRay驱动器41。

FlexRay接口40含有写入通信进度的发送/接收开始定时表50、和描述要在每个定时上进行的处理的处理内容表51。FlexRay接口40控制根据本地时间定时器35发生定时器中断（本地时间定时器中断）时进行的开始发送/接收的定时，并且还控制发送/接收处理的内容。此外，FlexRay接口40还进行FlexRay驱动器与高层软件模块之间的数据交换。

FlexRay驱动器41进行访问起FlexRay控制器作用的通信控制电路12的处理，将FlexRay接口40给出的发送消息存储在发送缓冲器32中的处理以及从接收缓冲器33中取出接收消息并将接收消息输送给FlexRay接口40的处理。在本实施例中，尽管不同方法也是允许的，但通过经由FlexRay驱动器41在本地时间定时器35上设置包括在FlexRay接口40中的发送/接收开始定时表50给出的开始时间数据控制发送/接收开始定时。当在如上所述进行的定时控制下，根据本地时间定时器的时间计数从中断生成电路34输出本地时间定时器中断时，FlexRay接口40通过使用高层软件模块实现限定在处理内容表51中的处理。因此，根据发送/接收开始定时表50，每个电子控制单元可以在与设置在本地时间定时器上的本地时间的经过同步的定时发送/接收帧或消息。

<基于中断预留时间的中断命令延迟控制>

接着，将描述中断控制电路11响应时间触发通信的定时器中断请求20进行的控制。图8示出了响应时间触发通信的定时器中断请求20发出中断命令时进行的控制的典型格式。在图8中，处理A–D代表CPU 10响应时间触发通信的定时器中断请求20进行的中断处理（也称为“特定中断处理”）。处理A根据发送/接收开始定时表将下一个本地时间设置在本地时间定时器上。处理B根据处理内容表处理内容分配。处理C是发送处理。处理D是接收处理。

当接收到时间触发通信的定时器中断请求（特定中断请求）20时，中断控制电路11在经过了预定预留时间（也称为“中断预留时间”） 之后，将开始中断处理的中断命令21（也简称为“特定中断命令”）输出到要进行与定时器中断请求20相对应的中断处理的CPU 10。关于中断预留时间管理，使用响应特定中断请求20计数经过的中断预留时间的未示出的定时器，但不局限此。因此，如在图8中被例示成操作类型TYP1，TYP2和TYP3那样，即使CPU 10在接收到特定中断请求20时正在处理先前中断请求，也与先前中断处理的状态无关地在经过了中断预留时间之后生成特定中断命令21。这使开始特定中断处理的时间变得稳定。在如图9所示，未使用中断预留时间控制特定中断命令的情况下，可能发生只有在完成了先前中断处理之后才开始特定中断处理的情况。例如，当禁止多中断处理时，或当先前中断处理是响应高优先级中断请求开始的中断处理时，就可以发生这种情况。在这样的情况下，开始特定中断处理的时间可以在如图9中的时间t0，t1和t2所指的操作类型之间变化。

将中断预留时间设置成长到足以吸收完成先前不同中断处理的时间之间的差异是合适的。与其类型无关，要求这样的中断预留时间长于完成先前中断处理所花费的最长时间。

此外，将本地时间定时器35设置成比开始中断处理的目标时间早中断预留时间的时间，会防止发送/接收处理的定时普遍延迟。也就是说，可以在原来目标本地时间上开始特定中断处理。

因此，可以易于使CPU 10与CPU 10进行的先前数据处理的状况无关地响应时间触发通信的定时器中断请求在预定定时开始中断处理。因此，可以不会使预定时间进度严重偏离地控制与网络耦合的终端与用在网络中的公用时间同步地进行发送/接收操作的时间触发通信。

图10示出了在中断预留时间期间生成另一个中断请求时进行的控制的示范性模式。当在最后一个特定中断请求的中断预留时间期间接收到另一个中断请求时，中断控制电路11使CPU 10在经过了中断预留时间之后，开始处理特定中断请求与随后接收的中断请求之间中断优先级较高的那一个。

参照图10，在操作类型TYP1，TYP2和TYP3的每一种中，在特定中断请求20之后进入的中断预留时间期间相继生成中断请求IRQ1和IRQ2。在本例中，中断请求IRQ1和IRQ2的中断优先级低于特定中断请求20的中断优先级，使得在经过了中断预留时间之后，CPU 10开始响应特定中断请求20的中断处理。尽管未具体示出，但当完成特定中断处理时，确定包括IRQ1和IRQ2的未处理中断请求的中断优先级，然后按照它们如此确定的中断优先级处理未处理中断请求。因此，如果在先前特定中断处理完成之前生成随后特定中断请求20，则以超过中断请求IRQ1和IRQ2的优先级处理随后特定中断请求20。

在显示在图10中的操作类型TYP1b，TYP2b和TYP3b的每一种中，在经过特定中断请求20的中断预留时间之前，生成另一个中断请求IRQ3。在本例中，中断请求IRQ3的中断优先级高于特定中断请求20的中断优先级，使得根据在中断预留时间期间确定未处理中断请求的中断优先级的结果，CPU 10在处理优先级比中断请求IRQ3的优先级低的特定中断请求20之前，进行与中断请求IRQ3相对应的高优先级中断处理。当完成高优先级中断处理时，再次确定包括特定中断请求20的未处理中断请求的优先级，并按照它们的中断优先级处理未处理中断请求。因为，在操作类型TYP1b，TYP2b和TYP3b中，在进行高优先级中断处理的时候，未生成另外的高优先级中断请求。因此，在完成了高优先级中断处理之后，马上进行与特定中断请求20相对应的特定中断处理（包括处理A、处理B和处理C）。在本例中，应用禁止多中断处理的操作模式，以便即使在CPU 10从事于中断处理的时候生成另外的中断请求，CPU10也不能开始处理另外的中断请求。因此，如在图10中被显示成操作类型TYP3b那样，即使在正在进行先前中断处理的时候生成高优先级中断请求信号IRQ3，也不能在完成先前中断处理之前开始与高优先级中断请求IRQ3相对应的高优先级中断处理。

当如在图10中被显示成操作类型TYP1c，TYP2c和TYP3c那样， 在未生成特定中断请求20的时候生成不是特定中断请求的中断请求IRQ4时，中断控制电路11确定包括IRQ4的未处理中断请求的中断优先级，并使未处理中断请求按照它们的中断优先级得到处理。在本例中，与上面的例子一样，也应用禁止多中断处理的操作模式，以便即使像在操作类型TYP3c中那样在CPU 10从事于中断处理的时候生成新中断请求IRQ4，CPU 10也不能在完成先前中断处理之前开始处理新中断请求。

由于按照优先级对优先级比特定中断请求20高的中断请求进行中断处理，所以在时间触发通信的定时器中断请求之前处理像针对错误处理那样的较高优先级中断请求。这样，可以不受时间触发通信的定时器中断请求影响地流畅进行***出错之后的恢复处理，以便保证***安全。此外，随着多中断处理被禁止，可以减轻发送/接收处理中的可能不规则性。

<牵涉到CPU访问低速总线的特定中断处理>

图11示意性地示出主要由含有显示在图5中的微型计算机1的CPU进行的特定中断处理的流程。图12示出了作为特定中断处理进行的发送处理的示范性操作定时。图13示出了作为特定中断处理进行的接收处理的示范性操作定时。

如图11示意性所示，当生成特定中断请求20（S1）时，作出响应进行特定中断处理。在特定中断处理中，CPU 10访问中断控制电路11并确定中断的原因（S6）。接着，为了设置生成特定中断请求的定时，CPU 10在本地时间定时器35上设置从发送/接收开始定时表中选择的本地时间数据（S2）。然后，CPU 10确定处理内容表的内容（S3），并且当处理内容表的内容被确定为规定发送处理时，CPU 10将存储在RAM 14中的发送消息传送给发送缓冲器32并设置发送标志30（S4）。当处理内容表的内容被确定为规定接收处理时，CPU 10将存储在接收缓冲器33中的接收消息发送给RAM 14并使接收标志31复位（S5）。作为S2，S4和S5进行的处理牵涉到CPU 10访问低速总线LBUS，使CPU 10承受沉重负荷。

在发送处理的情况下，如图12所示，在处理S2中包括下一个本地时间设置，并且在传送处理S4中包括发送消息的读取和写入。在发送处理中，按照处理的所确定内容，CPU 10重复预定次通过高层软件模块42从RAM 14中读取生成和写入RAM 14中的发送消息，并将发送消息写入包括在通信控制电路12中的发送缓冲器32中（S4）。

在接收处理的情况下，如图13所示，在处理S2中包括下一个本地时间设置，并且在传送处理S5中包括接收消息的读取和写入。在接收处理中，按照处理的所确定内容，CPU 10重复预定次读取在接收缓冲器33中所接收的接收消息，并将接收消息写入RAM 14中（S5）。CPU 10通过执行高层软件模块42处理写入RAM 14中的接收消息。

如图11到13所示，CPU 10在本地时间定时器35上设置从发送/接收开始定时表中选择的本地时间数据的处理S2；针对发送处理，将存储在RAM 14中的发送消息传送给发送缓冲器32的处理S4；和针对接收处理，将保存在接收缓冲器33中的接收消息传送给RAM 14的处理S5，都要求CPU 10访问低速总线LBUS，这导致CPU 10的负荷增加。但是，这样处理的内容可以通过处理程序灵活限定，并且可以灵活地改变处理。

<将中断的原因与中断信号一起推入CPU中>

图14示出了中断控制电路11将中断的原因与中断信号一起推入CPU 10中的配置。参照图14，通信控制电路12将定时器中断请求信号20req和指示定时器中断请求信号20req的原因的中断原因信号20fct作为定时器中断请求20输出到中断控制电路11。响应定时器中断请求信号20req和中断原因信号20fct，中断控制电路11将中断信号21int和转移到中断处理所需的中断原因数据21tgt输出到CPU 10。在其他方面，显示在图14中的配置与显示在图11中的配置相似，因此省略详细描述。

参照显示在图14中的配置以及参照示出发送处理的操作定时的图15和示出接收处理的操作定时的图16，在处理S1中，通信控制电路12响应本地时间定时器35的时限，将定时器中断请求信号20req 和指示定时器中断请求信号20req的原因的中断原因信号20fct输出到中断控制电路11。当经过了中断预留时间时，中断控制电路11将响应中断请求的中断信号21int和转移到中断处理所需的原因数据21tgt输出到CPU 10。因此，不用要求CPU10进行如参考图11到13所述的CPU通过访问例如包括在中断控制电路11中的中断原因寄存器确定中断的原因的处理S6。在接收处理中，如图16所示，可以不必从通信控制电路12中获取指示存储接收消息的缓冲器的接收缓冲器号。

因此，可以减轻CPU 10由中断处理引起的负荷。这有助于缩短CPU 10进行中断处理所花费的时间和提高时间触发通信中通信处理的效率。

<通过DMAC控制发送/接收数据传送>

图17示出了使用DMA传送控制功能在RAM与通信控制电路之间传送发送/接收数据的示范性微型计算机配置。在这种配置中，低速总线LBUS配有直接存储器访问控制器（DMAC）18作为数据传送控制设备，并由CPU 10事先设置传送控制的条件。当接收到传送开始请求时，DMAC18开始符合预置条件的传送操作。在本例中，CPU 10设置控制发送消息在用于发送的传送信道上从RAM 14到发送缓冲器32的传送的传送控制信息。此外，CPU 10设置控制接收消息在用于接收的传送信道上从接收缓冲器33到RAM 14的传送的传送控制信息。在其他方面，显示在图17中的配置与前述配置相似，因此省略详细描述。

如图18所示，当接收到与时间触发通信的定时器中断请求20相对应的中断信号21int和原因数据21tgt并且与中断原因相对应的处理是发送处理时，CPU 10为用于发送的传送通道激活DMA传送开始信号DREQtr，并使DMAC 18将存储在RAM 14中的发送消息发送给包括在通信控制电路12中的发送缓冲器32。

如图19所示，当接收到与时间触发通信的定时器中断请求20相对应的中断信号21int和原因数据21tgt并且与中断原因相对应的处理 是接收处理时，CPU 10为用于接收的传送通道激活DMA传送开始信号DREQrc，并使DMAC 18将存储在包括在通信控制电路12中的接收缓冲器33中的接收消息发送给RAM 14。

这样，当响应定时器中断请求进行发送的中断处理时，不用要求CPU 10进行将发送消息从RAM 14传送到包括在通信控制电路12中的发送缓冲器32的数据访问操作。类似地，当响应定时器中断请求进行接收的中断处理时，不用要求CPU 10进行将接收消息从包括在通信控制电路12中的接收缓冲器33传送到RAM 14的数据访问操作。因此，DMAC 18实现了有效的数据传送。因此，可以减轻CPU 10由中断处理引起的负荷。这有助于缩短CPU 10进行中断处理所花费的时间和提高时间触发通信中通信处理的效率。<使用通信控制电路12的总线访问功能控制发送/接收数据传送>

图20示出了使用通信控制电路的总线访问功能在RAM与通信控制电路之间传送发送/接收数据的示范性微型计算机配置。在这种配置中，通信控制电路12配有用于经由总线LBUS和HBUS访问RAM 14的总线访问电路（BACC）38。总线访问电路38的总线访问操作以响应本地时间定时器35的时限的方式开始，但不局限于此。访问操作的内容通过时限的属性，即，在时间触发通信中时限中断是有关发送处理还是有关接收处理和时限中断的原因来确定。访问操作由协议控制器36通过程序控制，但不局限于此。在响应本地时间定时器35的时限，完成了使用总线访问电路38进行的发送消息或接收消息传送控制之后，通信控制电路12将时间触发通信的定时器中断请求20（20req和20fct）输出到中断控制电路11。在这种情况下，将中断预留时间缩短用于总线访问操作的时间使CPU 10能够在与前面参考图8所述相同的定时开始发送/接收的中断处理。在其他方面，显示在图20中的配置与前述配置相似，因此省略详细描述。

如图21所示，当其上设置了下一次发送处理的本地时间的本地时间定时器35到达时限时，通信控制电路12根据时限属性开始使用总线访问电路38进行的总线访问操作，并将存储在RAM 14中的发送 消息写入发送缓冲器32中。在完成了发送消息传送控制之后，通信控制电路12将时间触发通信的定时器中断请求20（20req和20fct）输出到中断控制电路11。随后，在经过了预定中断预留时间之后，将中断命令（21int和21tgt）输出到CPU 10，从而使CPU 10不用传送发送消息地进行发送的中断处理。

此外，如图22所示，当其上设置了下一次接收处理的本地时间的本地时间定时器35到达时限时，通信控制电路12根据时限属性开始使用总线访问电路38进行的总线访问操作，并将存储在接收缓冲器33中的接收消息写入RAM 14中。在完成了接收消息传送控制之后，通信控制电路12将时间触发通信的定时器中断请求20（20req和20fct）输出到中断控制电路11。随后，在经过了预定中断预留时间之后，将中断命令（21int和21tgt）输出到CPU10，从而使CPU 10使用已经传送给RAM 14的接收消息进行接收的中断处理。

这样，当本地时间定时器35到达时限时，通信控制电路12在请求定时器中断之前，通过访问RAM 14获取发送数据或使用它的总线访问功能将接收数据传送给RAM 14。因此，当响应随后定时器中断请求进行发送或接收的中断处理时，不用要求CPU 10进行将发送数据从RAM 14传送到通信控制电路12或将接收数据从通信控制电路12传送到RAM 14的总线访问操作。这样，可以减轻CPU 10由中断处理引起的负荷。这有助于缩短CPU 10进行中断处理所花费的时间和提高时间触发通信中通信处理的效率。

<用于定时器中断的每个原因的本地时间定时器通道>

图23示出了通信控制电路对于特定中断的每个原因都包括一个本地时间定时器通道作为本地时间定时器的示范性微型计算机配置。在这种不包括像如前面参考图11所述的ROM 13配有的那种那样的发送/接收开始定时表50的配置中，本地时间定时器35配有发送/接收开始定时表50的功能。也就是说，本地时间定时器35含有多个定时器通道LTMR_CH0–LTMR_CHi，在每个定时器通道上设置如发送/接收开始定时表所规定的那样规定生成每个不同定时器中断请求 的定时的定时数据。显然，定时器通道LTMR_CH0–LTMR_CHi无需每一个都是硬件独立的。它们可以使用，例如，依次形成这样的定时器通道的软件以及形成为硬件的定序器和定时器电路来实现。在这种情况下，定序器可以实现成协议控制电路36的功能的一部分。定时器通道LTMR_CH0–LTMR_CHi的时限状态反映在包括在通信控制电路12中的匹配指标（MATIDX）39的位串上。该位串指示各自中断的原因，并且对于要求进行接收处理的中断的原因，该位串指示相应接收缓冲器号。当定时器通道LTMR_CH0–LTMR_CHi的某一个到达时限时，中断生成电路34激活中断请求信号20req，并将反映定时器通道到达时限的信息的匹配指标（MATIDX）39的内容作为中断原因信号20fct输出到中断控制电路11。在参考图20到22所述的示范性实施例的情况下，在完成所要求发送/接收消息传送之后输出这样的中断请求20（20req和20fct）。在其他方面，显示在图23中的配置与前述的配置相似，因此省略详细描述。

图24示出了取代显示在图20中的配置应用显示在图23中的配置时发生的发送操作的定时。图25示出了取代显示在图20中的配置应用显示在图23中的配置时发生的接收操作的定时。如图24和25所示，当本地时间定时器35到达时限时，可以由通信控制电路12本身进行下一次时限设置操作，例如，要在下一次操作的定时器通道的设置操作。也就是说，CPU10无需进行前述设置操作（S2）来设置本地时间定时器。在完成了将发送消息从RAM 14写入发送缓冲器32中之后，或在完成了从接收缓冲器33中读取接收数据并将其传送给RAM14之后，通信控制电路12将特定中断请求20（20req和20fct）输出到中断控制电路11。随后，通信控制电路12清除匹配指标（MATIDX）39，以便当出现下一个时限时，可以由匹配指标39的位串指示相应定时器通道。

这样，每当接收到时间触发通信的定时器中断请求时，不用要求CPU 10通过进行中断处理和访问发送/接收开始定时表将下一个定时数据设置在本地时间定时器35上。这可以减轻由中断处理引起的CPU 10的负荷，并且可以有助于缩短CPU 10进行中断处理所花费的时间和提高时间触发通信中通信处理的效率。

<由通信控制电路参考发送/接收开始定时表>

图26示出了通信控制电路参照发送/接收开始定时表在本地时间定时器上设置时间数据的示范性微型计算机配置。在这种配置中，前面参考图11所述的发送/接收开始定时表未包括在ROM 13中，而是包括在通信控制电路12的本地存储器（LMRY）60中，使得通信控制电路12本身可以在本地时间定时器35上设置下一个本地时间。本地存储器60经由协议控制电路36访问。此时，将规定与设置在本地时间定时器35上的本地时间相对应的中断处理的中断的原因设置在匹配指标39中。这种设置与本地时间定时器35上的本地时间的设置一起经由协议控制电路36来进行。在其他方面，显示在图26中的配置与前述的配置相似，因此省略详细描述。

当应用显示在图26中的配置时，通信控制电路12本身可以像应用显示在图24或图25中的配置时那样在本地时间定时器35上为发送/接收操作设置下一个本地时间。因此，每当接收到时间触发通信的定时器中断请求时，不用要求CPU 10通过进行中断处理和访问发送/接收开始定时表将下一个定时数据设置在本地时间定时器35上。这可以减轻由中断处理引起的CPU 10的负荷，并且可以有助于缩短CPU 10进行中断处理所花费的时间和提高时间触发通信中通信处理的效率。

本发明人所作的发明已经根据实施例作了具体描述，但本发明不局限于该实施例，而是可以不偏离本发明的范围以各种方式加以修改。

尽管在描述本发明的上面实施例中，根据图11，14，20，23和26描述了微型计算机的不同特征，仿佛它们是使用不同微型计算机实现似的，但如在“1.实施例概况”的标题下所述，可以适当地组合微型计算机的这样不同特征。此外，时间触发通信不局限于AUTOSAR或FlexRay。它可广泛应用于每一种都包括与网络耦合的多个电子控制单元的***，其中电子控制单元与用在网络中的公用时间同步地进行发送/接收操作。也就是说，时间触发通信不仅可广泛应用于车载系 统，而且可广泛应用于，例如，生产***。半导体数据处理设备不局限于单芯片微型计算机。它可以具有组合例如微处理器、加速器以及存储芯片的多芯片配置。存储发送/接收开始定时表的存储器不局限于诸如电可重写闪速存储器的ROM。它可以是RAM。用在微型计算机中的总线配置和内部电路模块不局限于用在上面实施例中的那些。可以适当地变更它们。并且，其他发明如下：

（i）一种时间触发通信***，其包含通过与总线耦合配置网络和与用在网络中的公用时间同步地进行发送/接收操作的电子控制单元，每个电子控制单元含有进行帧发送的发送单元、进行帧接收的接收单元、根据每个电子控制单元特有的本地时间进行定时器操作的本地时间定时器、根据预计接收到帧的时间与接收到帧的时间之间的差异调整本地时间定时器的时间同步控制单元、存储规定要在周期性通信循环中进行的帧发送/接收过程的通信进度和与该通信进度有关的设置信息的存储单元、和通过使本地时间定时器和时间同步控制单元根据通信进度和设置信息操作，控制使用发送单元和接收单元进行的电子控制单元的通信操作的控制单元。

其中，控制单元含有通过执行命令控制通信操作的中央处理单元、和进行中断控制以便使中央处理单元进行响应中断请求的处理的中断控制电路；

其中，本地时间定时器根据根据与通信进度有关的设置信息进行的时间计数，生成时间触发通信的定时器中断请求；以及

其中，中断控制电路进行这样的控制，使得当接收到时间触发通信的定时器中断请求时，响应定时器中断请求的中央处理单元延迟预定的预留时间再开始中断处理。

（ii）一种通信***，其包含与网络耦合和在预定时间经由网络进行通信的电子控制单元，

其中，至少一个电子控制单元包括含有中央处理单元、中断控制电路、通信控制电路和定时器电路的半导体设备；

其中，定时器电路检测预定时间的到达以便进行通信，并将通知 发给中断控制电路；

其中，响应从中断控制电路接收的通知，中断控制电路将中断通知发给中央处理单元；

其中，在预定时间，通信控制电路经由网络进行通信；以及

其中，当中断控制电路在接收到来自定时器电路的通知之后但在到达预定时间之前接收到另一个通知时，禁止中央处理单元进行响应中断控制电路接收的另一个通知引起的不同中断通知的处理。

（iii）如上所述的通信***，其中，当在接收到来自定时器电路的通知之后但在到达预定时间之前，从另一个电路接收到不同中断通知时，中断控制电路禁止将不同中断通知发送给中央处理单元。

（iv）如上所述的通信***，其中，中断控制电路含有时间计数电路，并且当从定时器电路接收到通知之后时间计数电路计数到预定时间时，将中断通知发给中央处理单元。

（v）如上所述的通信***，其中，中断控制电路含有可以设置从定时器电路接收到通知之后直到预定时间计数的时间量的寄存器。

（vi）如上所述的通信***，其中，通过通信控制电路设置来自定时器电路的通知的定时。

（vii）如上所述的通信***，其中，将通信***和电子控制单元安装在汽车上。

Claims (17)

1.一种半导体数据处理设备，包含：

执行命令的中央处理单元；

进行时间触发通信的通信控制的通信控制电路；以及

进行中断控制以便使所述中央处理单元进行响应中断请求的处理的中断控制电路，

其中，所述通信控制电路含有用于时间触发通信的本地时间定时器，并根据所述本地时间定时器的时间计数生成时间触发通信的定时器中断请求；

其中，所述中断控制电路进行控制，使得当接收到时间触发通信的定时器中断请求时，响应所述定时器中断请求，所述中央处理单元延迟预定预留时间再开始中断处理；

其中，所述数据处理设备还包含存储定时表的存储器，所述定时表保存要设置在所述本地时间定时器上以便规定生成时间触发通信的定时器中断请求的定时的定时数据；并且

其中，所述通信控制电路每当更新本地时间定时器的计数时，就参照保存在所述定时表中的定时数据，并且当参照的所述定时数据与更新的计数一致时，生成定时器中断请求。

2.按照权利要求1所述的半导体数据处理设备，其中，所述预留时间长于所述中央处理单元进行中断处理所花费的最长时间。

3.按照权利要求2所述的半导体数据处理设备，其中，当时间触发通信的定时器中断请求在所述预留时间内接着另一个中断请求时，所述中断控制电路使所述中央处理单元在将优先权给予所述另一个中断请求和所述定时器中断请求中具有较高中断优先级的那一个的前提下，在经过了所述预留时间之后开始中断处理。

4.按照权利要求3所述的半导体数据处理设备，其中，所述中断控制电路具有禁止多中断处理的操作模式，在多中断处理中，从事于响应第一中断请求的中断处理的所述中央处理单元开始响应在所述第一中断请求之后接收的第二中断请求的中断处理。

5.按照权利要求1所述的半导体数据处理设备，其中，设置在所述本地时间定时器上以便规定生成时间触发通信的定时器中断请求的定时的定时数据规定比生成所述定时器中断请求的真正定时早所述预留时间的时间。

6.按照权利要求1所述的半导体数据处理设备，

其中，所述中央处理单元在响应与时间触发通信的定时器中断请求相对应的中断信号进行的中断处理中，从所述存储器中读取要设置在所述本地时间定时器上的下一个定时数据，并将所述下一个定时数据设置在所述本地时间定时器上；并且

其中，所述通信控制电路在经过了设置在本地时间定时器上的定时数据规定的时间之后生成定时器中断请求。

7.按照权利要求1所述的半导体数据处理设备，其中，所述通信控制电路含有作为所述本地时间定时器的定时器通道，在所述定时器通道上分别设置规定为多种类型中断处理生成不同定时器中断请求的定时的定时数据。

8.按照权利要求1所述的半导体数据处理设备，

其中，所述通信控制电路输出定时器中断请求信号和指示中断的原因的原因信号作为定时器中断请求；并且

其中，响应所述定时器中断请求信号和所述原因信号，所述中断控制电路将转移到中断处理所需的中断信号和中断原因数据输出到所述中央处理单元。

9.按照权利要求1所述的半导体数据处理设备，含有所述中央处理单元要访问的RAM、和所述中央处理单元设置控制从所述RAM到所述通信控制电路的数据传送的传送控制信息的直接存储器访问控制器，

其中，在响应时间触发通信的定时器中断请求进行的发送的中断处理中，所述中央处理单元使所述直接存储器访问控制器开始数据传送操作，并将发送数据从所述RAM传送到所述通信控制电路。

10.按照权利要求1所述的半导体数据处理设备，含有所述中央处理单元要访问的RAM，

其中，在经过了设置在所述本地时间定时器上的定时数据规定的时间之后，所述通信控制电路进行总线访问操作以便将发送数据从所述RAM传送到发送缓冲器，并响应所述总线访问操作的完成，生成时间触发通信的定时器中断请求。

11.按照权利要求1所述的半导体数据处理设备，含有所述中央处理单元要访问的RAM、和所述中央处理单元设置用于控制从所述通信控制电路到所述RAM的数据传送的传送控制信息的直接存储器访问控制器，

其中，在响应时间触发通信的定时器中断请求进行的接收的中断处理中，所述中央处理单元使所述直接存储器访问控制器开始数据传送操作，并将接收数据从所述通信控制电路传送到所述RAM。

12.按照权利要求1所述的半导体数据处理设备，其中，含有所述中央处理单元要访问的RAM，

其中，在经过了设置在所述本地时间定时器上的定时数据规定的时间之后，所述通信控制电路进行总线访问操作以便将接收数据从接收缓冲器传送到所述RAM，并响应所述总线访问操作的完成，生成时间触发通信的定时器中断请求。

13.一种半导体数据处理设备，其包含执行命令的中央处理单元、进行时间触发通信的通信控制的通信控制电路、和进行中断控制以便使所述中央处理单元进行响应中断请求的处理的中断控制电路，

其中，所述通信控制电路含有用于时间触发通信的本地时间定时器，并根据所述本地时间定时器的时间计数生成时间触发通信的定时器中断请求；

其中，所述中断控制电路进行控制，使得当接收到时间触发通信的定时器中断请求时，响应所述定时器中断请求，所述中央处理单元延迟预定预留时间再开始中断处理；

其中，所述通信控制电路含有作为所述本地时间定时器的定时器通道，在所述定时器通道上分别设置规定为多种类型中断处理生成不同定时器中断请求的定时的定时数据，并输出定时器中断请求信号和指示中断的原因的原因信号作为定时器中断请求；并且

其中，响应所述定时器中断请求信号和所述原因信号，所述中断控制电路将转移到中断处理所需的中断信号和中断原因数据输出到所述中央处理单元。

14.按照权利要求13所述的半导体数据处理设备，含有所述中央处理单元要访问的RAM，

其中，在经过了设置在所述本地时间定时器上的定时数据规定的时间之后，所述通信控制电路进行总线访问操作以便将发送数据从所述RAM传送到发送缓冲器，并响应所述总线访问操作的完成，生成时间触发通信的定时器中断请求。

15.按照权利要求13所述的半导体数据处理设备，含有所述中央处理单元要访问的RAM，

其中，在经过了设置在所述本地时间定时器上的定时数据规定的时间之后，所述通信控制电路进行总线访问操作以便将接收数据从接收缓冲器传送到所述RAM，并响应所述总线访问操作的完成，生成时间触发通信的定时器中断请求。

16.按照权利要求13所述的半导体数据处理设备，其中，所述预留时间长于所述中央处理单元进行中断处理所花费的最长时间。

17.按照权利要求16所述的半导体数据处理设备，其中，当时间触发通信的定时器中断请求在所述预留时间内接着另一个中断请求时，所述中断控制电路使所述中央处理单元在将优先权给予所述另一个中断请求和所述定时器中断请求中具有较高中断优先级的那一个的前提下，在经过了所述预留时间之后开始中断处理。