CN103190107B - 数据发送器、数据接收器和帧同步方法 - Google Patents

数据发送器、数据接收器和帧同步方法 Download PDF

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Abstract

本发明实施例提供了数据发送器、数据接收器和帧同步方法。数据发送器包括编码模块和处理模块，其中，编码模块，用于对发送数据进行前向纠错FEC编码得到FEC码字，并向处理模块输出FEC码字和用于指示FEC码字的边界位置的指示信号；处理模块，用于根据指示信号在FEC码字中***训练序列，以便数据接收器根据训练序列确定FEC码字的边界位置。数据接收器包括处理模块和译码模块。根据上述技术方案，通过利用原本会***到FEC码字中的训练序列来帮助进行帧同步，不会增加***开销，从而不会提高***线路速率，并由于训练序列使用效率的提高，可以改善***性能。

Description

数据发送器、数据接收器和帧同步方法
技术领域
本发明涉及通信领域，并且更具体地，涉及通信领域中的数据发送器、数据接收器和帧同步方法。
背景技术
以波分复用技术为基础在光层组织网络的光传送网(Optical TransportNetwork，OTN)将是下一代的骨干传送网。国际电信联盟远程通信标准化组织定义的OTU4(Optical channel Transport Unit 4，光通道传送单元4)，单信道每秒传输112G比特数据，强制带外前向纠错(Forward Error Correct，FEC)技术用来提高数据传输的可靠性。OTU4建议的带外FEC是开销7％的硬判决译码FEC技术。
在OTN***中，在发送端，在OTU成帧模块完成数据的OTU4组帧和7％FEC的编码，将FEC码字发送给光模块进行数据调制。在接收端，来自信道的信号经光模块解调后，通过模数转换器(Analog to Digital Converter，ADC)和数字信号处理器(Digital Signal Processor，DSP)等的信号处理，得到OTU4帧数据，由OTU4解帧模块完成7％FEC的译码和OTU4解帧。在该***中，在介质访问控制层，FEC码字和OTU4帧共用一个帧头，因此当信号从物理层上交给介质访问控制层之后，需要先搜索帧头信息，从而根据帧头信息确定FEC码字并进行FEC译码处理。
随着光传输***的发展，对FEC技术提出了更高的要求，特别是100Gbps长距离光传输***的发展，相对于40Gbps速率的***，要求至少4dB更强的FEC增益性能。因此，下一代长距离100G光传输或者更高速率的***将采用具有更高性能的FEC技术，如软判决(Soft Decision，SD)FEC技术。
在高速数字光通信***中，SD FEC的输入为多比特量化的软信息，因而与DSP算法模块的接口速率将比信道线路速率成倍提高，例如4比特量化的SD FEC应用于100G光传输***时，SD FEC的译码模块与前端DSP模块的接口数据速率将达到400Gbps，因此光互联论坛组织建议将SD FEC译码器置于DSP算法模块之后，与DSP模块集成在光模块端实现，在物理层实现FEC译码。
当将FEC译码置于物理层处理时，现有技术通过在介质访问控制层搜索帧头信息从而进行FEC译码的方式不再适用，不能实现物理层的FEC译码。此外，SD FEC的高增益性能本来可以使得***具有较高的FEC性能限(FEClimit)，使前向误码率可以达到2.5e-2，但是如果利用OTU的定帧机制，发生失帧的平均时间小，***不稳定。
目前，为了解决物理层的FEC译码问题，在每个SD FEC码字的头部***额外的FEC帧头，以通过额外的FEC帧头实现定帧。译码器收到数据后，首先搜索额外的FEC帧头，根据FEC帧头进行帧同步，然后进行FEC译码。
在物理层实现FEC译码的情况下，在发送端需要***FEC帧头，这部分将占用额外的开销，导致***线路速率增大，在接收端FEC译码前仍然需要进行搜索帧头的定帧处理，对于高吞吐量的***仍需要较多资源的实现代价。
发明内容
本发明实施例提供了数据发送器、数据接收器和帧同步方法，可以利用原本存在的训练序列在物理层实现FEC码字的帧同步，从而可以避免帧同步引入额外开销，并且不会提高***线路速率。
一方面，本发明提供了一种数据发送器，包括编码模块和处理模块：所述编码模块，用于对发送数据进行前向纠错FEC编码得到FEC码字，并向所述处理模块输出所述FEC码字和用于指示所述FEC码字的边界位置的指示信号；所述处理模块，用于根据所述指示信号在所述FEC码字中***训练序列，以便数据接收器根据所述训练序列确定所述FEC码字的边界位置。
另一方面，本发明提供了一种数据接收器，包括处理模块和译码模块：所述处理模块，用于接收第一接收数据，根据所述第一接收数据中的训练序列获取指示所述训练序列的边界位置的指示信号，并向所述译码模块输出从所述第一接收数据去除所述训练序列后得到的第二接收数据和所述指示信号，其中，所述第一接收数据由数据发送器根据前向纠错FEC码字的边界位置在经FEC编码后的数据中***所述训练序列而得到；所述译码模块，用于根据所述指示信号确定所述第二接收数据中的FEC码字的边界位置，并根据所述边界位置对该FEC码字进行FEC译码。
再一方面，本发明提供了一种帧同步方法，包括：对发送数据进行前向纠错FEC编码得到FEC码字；确定所述FEC码字的边界位置；根据所述边界位置在所述FEC码字中***训练序列，以便数据接收器根据所述训练序列确定所述FEC码字的边界位置。
又一方面，本发明提供了一种帧同步方法，包括：根据第一接收数据中的训练序列获取所述训练序列的边界位置，所述第一接收数据由数据发送器根据前向纠错FEC码字的边界位置在经FEC编码后的数据中***所述训练序列而得到；根据所述训练序列的边界位置确定第二接收数据中的FEC码字的边界位置，所述第二接收数据由从所述第一接收数据中去除所述训练序列后得到；根据所述FEC码字的边界位置对所述FEC码字进行FEC译码。
根据上述技术方案，通过在FEC码字中***训练序列，可以利用训练序列来实现FEC码字的帧同步。由于在现有技术中本来就会使用训练序列来辅助信道均衡等，而本发明实施例利用原本存在的训练序列进行帧同步，从而无需***额外的FEC帧头，因此可以减小额外开销，提高训练序列的使用效率，并且不会提高***线路速率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的数据发送器的结构框图。
图2是根据本发明实施例的数据接收器的结构框图。
图3是包含数据发送器和数据接收器的***的第一实施例的示意图。
图4是在第一例子中涉及的FEC码字和***有训练序列的FEC码字的示意图。
图5是包含数据发送器和数据接收器的***的第二实施例的示意图。
图6是包含数据发送器和数据接收器的***的第三实施例的示意图。
图7是在第三实施例中涉及的FEC码字和***有训练序列的FEC码字的示意图。
图8是根据本发明实施例的帧同步方法的流程图。
图9是根据本发明实施例的另一帧同步方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。根据本发明中的所述实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。
下面，首先结合图1描述根据本发明实施例的数据发送器100的结构框图。
如图1所示，数据发送器100包括编码模块110和处理模块120。编码模块110用于对发送数据进行FEC编码得到FEC码字，并向处理模块120输出FEC码字和用于指示FEC码字的边界位置的指示信号。处理模块120用于根据指示信号在FEC码字中***训练序列，以便数据接收器根据训练序列确定FEC码字的边界位置。
编码模块110同时向处理模块120输出编码得到的FEC码字和指示该FEC码字边界位置的指示信号，可以使处理模块120根据指示信号确定FEC码字边界位置，并根据FEC码字边界位置来***训练序列。***的训练序列原本就需要***到FEC码字中来辅助进行信道估计、信道均衡等，在本发明实施例中，通过改变训练序列的***方式，使得训练序列还可以用于帮助进行帧同步，从而可以提高训练序列的使用效率。通过根据指示信号***训练序列，不会出现现有技术通过***额外的FEC帧头而导致的***线路速率提高的问题，并且由于对训练序列的改进使用，不会为***增加额外的开销，可以改善***性能，同时不会使高吞吐量的***为实现物理层的帧同步而耗费较多的资源。
编码模块110进行的FEC编码可以是硬判决FEC编码，也可以是软判决FEC编码，在物理层实现FEC编码。指示信号所指示的FEC码字的边界位置可以是FEC码字的起始位置，也可以是FEC码字的结束位置。根据边界位置，可以确定出一个FEC码字包含的数据。例如，当FEC码字的长度已知时，确定边界位置之后，可以直接得到FEC码字数据；当FEC码字的长度可变或者未知时，相邻两个指示信号之间的部分为一个FEC码字数据。
可以根据FEC码字长度和训练序列周期长度，通过多种方式***训练序列，所***的训练序列能够帮助接收端获取指示FEC码字边界位置的指示信号。***到一个FEC码字中的训练序列数据可以是一个周期的训练序列数据，也可以是多个周期的训练序列数据。还有可能在多个FEC码字中***一个周期的训练序列数据。FEC码字在物理通道中传输方式的不同，使得***到一个FEC码字中的训练序列可能在多个物理通道中同时***。
根据本发明的一个实施例，处理模块120可用于在FEC码字通过至少两个物理通道并行传输的情况下，根据指示信号在FEC码字中对齐***训练序列。具体描述可以参考结合图3和图4进行的说明。
根据本发明的一个实施例，处理模块120可用于在FEC码字通过处理模块120中的至少两个物理通道之一串行传输的情况下，将FEC码字与在所述至少两个物理通道中的其他物理通道上传输的其他FEC码字对齐，并根据指示信号在FEC码字中***训练序列，在其他FEC码字中与训练序列相对齐地***其他训练序列。在该情况下，在FEC码字中***的训练序列和在其他FEC码字中***的其他训练序列构成一个周期的训练序列数据，也有可能构成多个周期的训练序列数据。具体描述可以参考结合图5进行的说明。
根据本发明的实施例，无论FEC码字通过一个物理通道传输还是通过多个物理通道传输，在一个FEC码字中可以***整数个周期的训练序列。在一个FEC码字中***多个周期的训练序列的例子可以参考结合图6和图7进行的说明。
通过将FEC码字长度周期与训练序列周期相匹配，即在一个FEC码字中包含整数个周期的训练序列，有利于接收端根据训练序列获取FEC码字的边界位置。
接下来，结合图2描述根据本发明实施例的数据接收器200的结构框图。
如图2所示，数据接收器200包括处理模块210和译码模块220。处理模块210用于接收第一接收数据，根据第一接收数据中的训练序列获取指示训练序列的边界位置的指示信号，并向译码模块220输出从第一接收数据去除训练序列后得到的第二接收数据和指示信号，其中，第一接收数据由数据发送器根据前向纠错FEC码字的边界位置在经FEC编码后的数据中***训练序列而得到。译码模块220用于根据指示信号确定第二接收数据中的FEC码字的边界位置，并根据边界位置对该FEC码字进行FEC译码。
接收器200接收的第一接收数据中，包含有数据发送器在FEC码字中根据FEC码字的边界位置***的训练序列。处理模块210根据第一接收数据中的训练序列，可以获取训练序列的边界位置，训练序列的边界位置与FEC码字的边界位置相关。再由译码模块220根据指示信号来确定FEC码字的边界位置。此外，从第一接收数据中去除训练序列后可以得到包含FEC码字的第二接收数据。处理模块210将第二接收数据和指示信号发送给译码模块220，这样译码模块220根据指示信号可以在第二接收数据中确定FEC码字，从而可以对FEC码字进行SD FEC译码。
由于数据接收器200确定FEC码字的边界位置利用了原本需要***到FEC码字中来辅助进行信道估计、信道均衡等的训练序列，使得训练序列不仅可以具有现有技术中的作用，还可以帮助进行FEC码字的帧同步，从而可以提高训练序列的使用效率。此外，由于可以根据训练序列获取FEC码字的边界位置，因此不会出现现有技术利用额外的FEC帧头而导致的***线路速率提高的问题。并且，由于对训练序列的改进使用，不会为***增加额外的开销，可以改善***性能，同时不会使高吞吐量的***为实现物理层的帧同步而耗费较多的资源。
根据本发明的实施例，处理模块210根据训练序列获取指示信号可以通过相关计算。处理模块210可用于根据训练序列进行自相关或者互相关计算，并根据计算结果获取指示信号。
例如，在互相关计算中，数据接收器200可以在本地生成与发送器***的训练序列相同的本地训练序列，通过利用本地训练序列遍历第一接收数据进行相关计算，当出现相关峰时，确定找到训练序列的边界位置，从而获取指示信号。在自相关计算中，数据接收器200可以根据训练序列本身的特性对第一接收数据进行自相关计算，当出现相关峰时，确定找到训练序列的边界位置，从而获取指示信号。其中，训练序列的边界位置可以是指训练序列的起始位置。
处理模块210根据训练序列获取指示信号之后，译码模块220可以通过多种方式根据指示信号确定FEC码字的边界位置。译码模块220确定FEC码字的边界位置的方式可以与在一个FEC码字中***的训练序列的周期数有关。
根据本发明的一个实施例，译码模块220可用于当一个FEC码字中***有一个周期的训练序列时，确定指示信号指示的位置为第二接收数据中的FEC码字的边界位置。具体描述参考结合图3至图5进行的说明。
根据本发明的一个实施例，译码模块220可以包括缓存单元、译码单元、校验单元和确定单元。缓存单元用于当一个FEC码字中***有N个周期的训练序列时，缓存连续N个数据块，一个数据块包含的数据为第二接收数据在相邻指示信号指示的位置之间的部分。译码单元用于对所述连续N个数据块进行FEC译码。校验单元用于校验FEC译码得到的结果是否正确。确定单元用于当校验单元得到的校验结果正确时，确定所述连续N个数据块对应的第一个指示信号指示的位置为第二接收数据中的FEC码字的边界位置，其中N为大于1的整数。具体描述可以参考结合图6和图7进行的说明。
例如，可以设置一个数据窗口，通过数据窗口在缓存单元中选取进行FEC译码的数据。该窗口的长度与FEC码字长度相同，即在一个FEC码字中***的N个训练序列周期长度，窗口的起始位置根据指示信号确定，每次通过窗口取数据时，窗口的起始位置与某一指示信号相重合。当进行滑窗操作时，窗口向后移动一个指示信号位置，其起始位置与下一个指示信号相重合。
可以将相邻两个指示信号在第二接收数据中指示的位置之间的数据称为数据块，一个数据块对应一个训练序列周期，在一个数据块中***有一个周期的训练序列。窗口的长度包含了N个周期的训练序列，所以在窗口中包含N个数据块，每次可以从窗口中取到N个数据块。如果这N个数据块对应一个FEC码字，则N个数据块的FEC译码正确，否则FEC译码错误。当FEC译码错误时，需要将窗口向后滑动，选择新的数据块来进行FEC译码，以根据FEC译码结果判断这些新的数据块是否构成一个FEC码字。因此，根据本发明的一个实施例，译码模块220还可以包括滑窗单元，用于当校验单元得到的校验结果不正确时，滑窗选择新的连续N个数据块，将该新的连续N个数据块输出给译码单元，以使译码单元对该新的连续N个数据块进行FEC译码并由校验单元校验该FEC译码的结果是否正确。
例如，当N为3时，说明在一个FEC码字中***有3个周期的训练序列，窗口每次取3个数据块进行FEC译码。当窗口的起始位置与第一个指示信号重合时，如果选择的3个数据块译码错误，则说明该第一个指示信号没有指示FEC码字的起始位置，于是进行滑窗操作，使窗口的起始位置与第二个指示信号相重合。如果窗口的起始位置与第二个指示信号重合时选择的新的3个数据块译码正确，则说明该第二个指示信号指示了FEC码字的起始位置。
在一个FEC码字中***有N个周期的训练序列的情况下，如果译码模块220已经确定了指示FEC码字边界位置的指示信号，那么其他FEC码字的边界位置将可以根据周期数N直接得到，而无需译码模块220再次根据校验结果来判断哪个指示信号对应着FEC码字的边界位置。因此，根据本发明的一个实施例，译码模块220还可用于在已确定指示第二接收数据中的FEC码字的边界位置的指示信号的情况下，确定与该指示信号间隔M×N+N-1个指示信号的指示信号所指示的位置为第二接收数据中其它FEC码字的边界位置，其中M是不小于0的整数。具体描述可以参考结合图6和图7进行的说明。
下面，结合具体的实施例来描述发送器和接收器的相关操作。首先，结合图3和图4描述利用训练序列进行帧同步的第一例子。
在图3所示的包含数据发送器310和数据接收器350的***300中，***300采用相干DP-QPSK(Dual Polarization Quaternary Phase Shift keying，双偏振正交相移键控)调制，126Gbps数据经过XI、XQ、YI、YQ四个物理通道进行传输，4个物理通道中的一个训练序列周期对应一个SD FEC码字，使得SD FEC的码字长度与训练序列周期长度匹配。如果***300是更高阶的调制***，例如DP-16QAM，那么一个SD FEC码字通过8个物理通道传输，8个物理通道中的一个训练序列周期对应一个SD FEC码字。
在数据发送器310中，SD FEC编码模块320将来自OTU成帧模块的OTU4数据作为SD FEC的负载部分并对其进行SD FEC编码。编码之后，SDFEC编码模块320向DSP(Digital Signal Processing，数字信号处理)处理模块330输出编码后的数据以及指示经编码后得到的FEC码字的边界位置的指示信号。该指示信号可以用FP(Frame Pointer，帧头指针)信号表示，FP信号可以是单比特信号，用于指示SD FEC码字的帧头位置。
FEC码字进入DSP处理模块320后，被分到四个物理通道传输。DSP处理模块320不仅需要按照本发明实施例的方式***训练序列，还需要按照现有技术那样实现诸如调制预编码等的其他功能。
在图4的(a)中示出了通过四个物理通道传输的一个FEC码字。其中，一行代表一个物理通道上传输的数据，如图4的(a)所示的990比特中的840比特为信息位长度，150比特为FEC开销，因此一个SD FEC码字的信息位长度为840×4比特，FEC开销为150×4比特，码字总长度为990×4比特，需要在该990×4比特中***训练序列。
DSP处理模块330根据FP信号从FEC码字的边界位置开始***训练序列。在图4中的(b)中示出了***的训练序列。在该实施例中，一个码字中***的训练序列为一个训练序列周期内的数据，当然本领域技术人员也可以想到在一个码字中也可以***正整数个训练序列周期内的数据。
如图4中的(b)所示，该训练序列周期由1个主路和4个从路组成，主路和从路的长度都为210比特，其中主路训练序列长度为20比特，数据比特长度为190比特；从路训练序列长度为10比特，数据比特长度为200比特，最后一个从路的数据比特由50比特的OTU4数据和150比特的FEC开销构成。SD DEC码字长度与4个物理通道的训练序列周期匹配，因此4个物理通道中的训练序列的起始位置与一个SD FEC码字的帧头位置相一致，获取了训练序列的起始位置也就找到了SD FEC码字的起始位置。
在该实施例中，FEC码字长度数据和训练序列长度数据只是一个例子，在FEC码字中***训练序列的方式也只是个例子，这两者并不对本发明的实现方式构成任何限制。
如上所述，DSP处理模块330根据***调制方式将FEC码字处理为多个物理通道的数据，例如DP-QPSK调制下的4个物理通道，并根据FP信号在其中***训练序列，再将处理为多通道的低速数据发送给光模块。由光模块按照现有技术的处理方式将信号发送给接收端。
在接收器350中，4个物理通道的模数转换器(Analog-to-Digital，ADC)模块对接收到的数据进行模数转换，然后经DSP处理模块360进行数字信号处理。DSP处理后的信号发送给SD FEC译码模块370进行译码。
DSP处理模块360与SD FEC译码模块370之间的接口除了用于传输FEC码字的接口之外，还有一个单比特FP信号接口，用于传送FP信号。通过FP信号，DSP处理模块360可以向SD FEC译码模块370指示训练序列的边界位置，从而可以帮助SD FEC译码模块370确定FEC码字的边界位置。DSP处理模块360不仅需要按照本发明实施例的方式获取指示训练序列的边界位置的信号，还需要按照现有技术那样实现诸如数字信号处理等的其他功能。
具体来说，在数据接收器350中，DSP处理模块360接收到来自多个物理通道的信号，根据训练序列，采用自相关/互相关的符号同步算法，对信号进行帧同步对齐，得到用于指示训练序列周期的边界位置的FP信号。由于在该实施例中，一个FEC码字中***一个周期的训练序列，所以该FP信号指示FEC码字的帧头。DSP处理模块360完成信号的处理之后，将FP信号与数据信号并行发送给SD FEC译码模块370。SD FEC译码模块370根据FP信号得到帧边界信息即定帧，并进行FEC译码。
接下来，结合图5描述利用训练序列进行帧同步的第二例子。
第二例子与第一例子基本相同，不同之处在于：一，第二例子的FEC码字长度较短，每个物理通道上的一个训练序列周期内的数据对应一个完整的FEC码字，而第一例子的FEC码字长度较长，4个物理通道内的训练序列周期数据对应一个完整的FEC码字；二，第二例子的数据接收器对每个物理通道数据单独进行FEC译码，而第一例子的数据接收器将4个物理通道数据合并后一起进行FEC译码。
在***500的数据发送器510中，SD FEC编码模块520对来自OTU成帧模块的OTU4数据进行SD FEC编码，将SD FEC编码得到的FEC码字与用于指示FEC码字的帧头的FP信号并行发送给DSP处理模块530。DSP处理模块530将从SD FEC编码模块520得到的每个FEC码字通过4个物理通道XI、XQ、YI、YQ之一传输，这样，在4个物理通道上并行传输有4个FEC码字。DSP处理模块530将在4个物理通道中待发送的SD FEC码字相对齐，并根据FP信号在4个物理通道传输的4个FEC码字中***训练序列。
在4个物理通道中传输的4个FEC码字可以如图4的(a)所示，只是在第二例子中每个FEC码字对应一个通道。***有训练序列的4个FEC码字可以如图4的(b)所示，只是在第二例子中一个训练序列周期内的数据***到了4个FEC码字中，但是对于每个物理通道而言，在一个FEC码字中仍然只有一个周期的训练序列。虽然，在第二例子中，在4个物理通道的4个FEC码字中***1个训练序列周期内的数据，但是本领域技术人员也可以想到，可以在4个物理通道的4个FEC码字中***正整数个训练序列周期的数据。
在***500的数据接收器550中，DSP处理模块560可以根据训练序列，采用自相关/互相关的符号同步算法，对接收到的来自多个物理通道的信号进行帧同步对齐，得到指示训练序列周期的边界位置的FP信号，在该例子中也就是FEC码字的帧头信号。DSP处理模块560完成信号处理之后，将FP信号与每个物理通道的数据信号并行发送给4个SD FEC译码模块570，一个物理通道的数据信号对应一个SD FEC译码模块。每个SD FEC译码模块570根据FP信道得到相应物理通道内码字的帧边界信息，分别进行FEC译码。
下面，结合图6和图7描述利用训练序列进行帧同步的第三例子。
第三例子与第一例子基本相同，不同之处在于：一，在第三例子中SD FEC码字为长码，在一个FEC码字中至少***两个训练序列周期的数据，而在第一例子中在一个FEC码字中***一个训练序列周期的数据；二，由于第三例子中一个FEC码字中有多个训练序列周期，所以SD FEC译码模块需要根据FP信号确定FEC码字的帧头，而由于第一例子中一个FEC码字中只有一个训练序列周期，所以SD FEC译码模块直接将FP信号作为指示FEC码字的帧头的指示信号。
在***600的数据发送器610中，SD FEC编码模块620将编码后的FEC码字和指示FEC码字的帧头的FP信号并行发送给DSP处理模块630。在DSP处理模块630中，每个SD FEC码字通过4个物理通道XI、XQ、YI、YQ进行传输，4个物理通道中待发送的SD FEC码字对齐，在每个FEC码字中***至少两个训练序列周期内的数据，这样，一个训练序列周期内的数据对应一个FEC码字的子块，子块也可以被称为数据块。
假设在一个FEC码字中***有2个训练序列周期内的数据，那么***有训练序列的一个SD FEC码字如图7所示。在图7中示出了训练序列，DSP处理模块630根据FP信号从FEC码字的帧头开始***两个训练序列周期内的数据。
在***600的数据接收器650中，DSP处理模块660根据训练序列，采用自相关/互相关的符号同步算法，得到指示训练序列周期的边界位置的FP信号。DSP处理模块660完成信号的处理后，将FP信号与数据信号并行发送给SD FEC译码模块670。
由于在第三例子中在一个FEC码字中***有多个训练序列周期内的数据，所以SD FEC译码模块670需要根据FP信号确定FEC码字的帧头。
SD FEC译码模块670通过执行如下操作可以确定FEC码字的边界位置：
a)缓存接收到的FEC码字的子块，通过FP信号可以确定一个子块，顺序取N个码字子块进行译码，其中N为一个FEC码字中***的训练序列的周期数；
b)对译码后的码字比特用校验矩阵进行校验，例如根据H矩阵进行码字乘运算；c)当校验结果为0时，认为码字译码正确，该N个码字子块为一个完整的FEC码字，当校验结果不为0时，依次向后“滑窗”取N个码字子块并返回b)步骤。
当SD FEC译码模块670已经确定出用于指示FEC码字的帧头的FP信号之后，那么SD FEC译码模块670可以直接根据该FP信号确定FEC码字的帧头，而无需再执行上述方式来确定完整的FEC码字。具体而言，当SD FEC译码模块670找到一个FEC码字的帧头后，与指示该帧头的FP信号间隔M×N+N-1个FP信号的那个FP信号指示了一个FEC码字的帧头位置。举例来说，假设一个FEC码字中***有3个训练序列周期内的数据，则当SD FEC译码模块670确定了第5个FP信号指示FEC码字的帧头时，那么SD FEC译码模块670可以直接确定间隔2个、5个、8个等的FP信号的那个FP信号指示FEC码字的帧头，也就是第8个、第11个、第14个等的FP信号指示FEC码字的帧头。
SD FEC译码模块670根据FP信号可以得到各个子块的帧边界信息，接着通过利用校验的方式可以得到FEC码字的帧头，从而可以对确定的FEC码字进行FEC译码。通常，可以在***600上电时进行初始化以得到指示FEC码字的帧头的FP信号。
根据本发明实施例提供的数据发送器或数据接收器，通过在FEC码字中改变原本会***到FEC码字中的训练序列的***方式，使得训练序列不仅可以实现现有功能，还可以帮助进行FEC码字的帧同步。这样，无需增加额外的FEC定帧开销就可以实现SD FEC码字的帧同步，并且***结合度更好，可以充分利用DSP算法中的训练序列。此外，***训练序列来帮助实现帧同步的实现简单，复杂度低，并可以支持例如2e-2的高误码率情况下的定帧。
上面描述了通过训练序列实现帧同步所需的数据发送器和数据接收器，接下来结合图8和图9描述根据本发明实施例的帧同步方法的流程图。
如图8所示，帧同步方法800包括：
在S810中，对发送数据进行FEC编码得到FEC码字；
在S820中，确定FEC码字的边界位置；
在S830中，根据边界位置在FEC码字中***训练序列，以便数据接收器根据训练序列确定FEC码字的边界位置。
S810至S830的操作可以参考图1的数据发送器100包括的编码模块110和处理模块120的操作，为了避免重复，在此不再赘述。
根据本发明的一个实施例，在S830中，可以在FEC码字通过至少两个物理通道并行传输的情况下，根据边界位置在FEC码字中对齐***训练序列。相关例子可以参考结合图3和图4进行的描述。
根据本发明的一个实施例，在S830中，可以在FEC码字通过至少两个物理通道之一串行传输的情况下，将FEC码字与在所述至少两个物理通道中的其他物理通道上传输的其他FEC码字对齐；根据边界位置在FEC码字中***训练序列；在其他FEC码字中与训练序列相对齐地***其它训练序列。相关例子可以参考结合图5进行的描述。
根据本发明的实施例，在S830中，可以根据边界位置在FEC码字中***N个周期的训练序列，N为大于0的整数。相关例子可以参考结合图6和图7进行的描述。
根据本发明实施例提供的帧同步方法，通过根据指示信号***原本会***到FEC码字中的训练序列来帮助实现帧同步，不仅不会出现现有技术通过***额外的FEC帧头而导致的***线路速率提高的问题，并且还由于对训练序列的改进使用，不会为***增加额外的开销，可以改善***性能，同时不会使高吞吐量的***为实现物理层的帧同步而耗费较多的资源。
图8中的方法800是从发送端描述的帧同步方法，下面结合图9从接收端描述帧同步方法。
如图9所示，帧同步方法900包括：
在S910中，根据第一接收数据中的训练序列获取训练序列的边界位置，第一接收数据由数据发送器根据FEC码字的边界位置在经FEC编码后的数据中***训练序列而得到；
在S920中，根据训练序列的边界位置确定第二接收数据中的FEC码字的边界位置，第二接收数据由从第一接收数据中去除训练序列后得到；
在S930中，根据FEC码字的边界位置对FEC码字进行FEC译码。
S910至S930的操作可以参考图2的数据接收器200包括的处理模块210和译码模块220的操作，为了避免重复，在此不再赘述。
根据本发明的一个实施例，在S920中，可以在一个FEC码字中***有一个周期的训练序列时，确定训练序列的边界位置为第二接收数据中的FEC码字的边界位置。相关例子可以参考结合图3、图4和图5的描述。
根据本发明的实施例，在S930中，可以在一个FEC码字中***有N个周期的训练序列时，缓存连续N个数据块，一个数据块包含的数据为第二接收数据在相邻指示信号指示的位置之间的部分；对连续N个数据块进行FEC译码；校验FEC译码得到的结果是否正确；当校验结果正确时，确定所述连续N个数据块对应的第一个训练序列的边界位置为第二接收数据中的FEC码字的边界位置，其中N为大于1的整数。
当校验结果不正确时，滑窗选择新的连续N个数据块，以对该新的连续N个数据块进行FEC译码并校验该FEC译码的结果是否正确。
之后，在确定与FEC码字的边界位置对应的训练序列的边界位置的情况下，可以确定与该训练序列的边界位置间隔M×N+N-1周期的训练序列的边界位置为第二接收数据中其它FEC码字的边界位置，其中M是不小于0的整数。相关例子可以参考结合图6和图7进行的描述。
根据本发明的一个实施例，在S910中，可以根据训练序列进行自相关或互相关计算，并根据计算结果获取指示信号。
根据本发明实施例提供的帧同步方法，通过根据***到FEC码字中的训练序列来获取指示信号，从而确定FEC码字的边界位置而实现帧同步，不仅不会出现现有技术通过***额外的FEC帧头而导致的***线路速率提高的问题，并且还由于对训练序列的改进使用，不会为***增加额外的开销，可以改善***性能，同时不会使高吞吐量的***为实现物理层的帧同步而耗费较多的资源。
本领域技术人员可以意识到，结合本文中所公开的实施例中描述的各方法步骤和单元，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。本领域技术人员可以对每个特定的应用使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法步骤可以用硬件、处理器执行的软件程序、或者二者的结合来实施。软件程序可以置于随机存取存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM或技术领域内所公知的任意其它形式的存储介质中。
尽管已示出和描述了本发明的一些实施例，但本领域技术人员应该理解，在不脱离本发明的原理和精神的情况下，可对这些实施例进行各种修改，这样的修改应落入本发明的范围内。

Claims (20)

1.一种数据发送器，其特征在于，包括编码模块和处理模块：
所述编码模块，用于对发送数据进行前向纠错FEC编码得到FEC码字，并向所述处理模块输出所述FEC码字和用于指示所述FEC码字的边界位置的指示信号；
所述处理模块，用于根据所述指示信号在所述FEC码字中***训练序列，以便数据接收器根据所述训练序列确定所述FEC码字的边界位置。
2.根据权利要求1所述的数据发送器，其特征在于，所述处理模块用于在所述FEC码字通过至少两个物理通道并行传输的情况下，根据所述指示信号在所述FEC码字中对齐***所述训练序列。
3.根据权利要求1所述的数据发送器，其特征在于，所述处理模块用于在所述FEC码字通过所述处理模块中的至少两个物理通道之一串行传输的情况下，将所述FEC码字与在所述至少两个物理通道中的其他物理通道上传输的其他FEC码字对齐，并根据所述指示信号在所述FEC码字中***所述训练序列，在所述其他FEC码字中与所述训练序列相对齐地***其他训练序列。
4.根据权利要求1所述的数据发送器，其特征在于，所述处理模块用于根据所述指示信号在所述FEC码字中***N个周期的所述训练序列，所述N为大于0的整数。
5.一种数据接收器，其特征在于，包括处理模块和译码模块：
所述处理模块，用于接收第一接收数据，根据所述第一接收数据中的训练序列获取指示所述训练序列的边界位置的指示信号，并向所述译码模块输出从所述第一接收数据去除所述训练序列后得到的第二接收数据和所述指示信号，其中，所述第一接收数据由数据发送器根据前向纠错FEC码字的边界位置在经FEC编码后的数据中***所述训练序列而得到；
所述译码模块，用于根据所述指示信号确定所述第二接收数据中的FEC码字的边界位置，并根据所述边界位置对该FEC码字进行FEC译码。
6.根据权利要求5所述的数据接收器，其特征在于，所述译码模块用于当一个FEC码字中***有一个周期的训练序列时，确定所述指示信号指示的位置为所述第二接收数据中的FEC码字的边界位置。
7.根据权利要求5所述的数据接收器，其特征在于，所述译码模块包括：
缓存单元，用于当一个FEC码字中***有N个周期的训练序列时，缓存连续N个数据块，一个数据块包含的数据为所述第二接收数据在相邻指示信号指示的位置之间的部分；
译码单元，用于对所述连续N个数据块进行FEC译码；
校验单元，用于校验所述FEC译码得到的结果是否正确；
确定单元，用于当所述校验单元得到的校验结果正确时，确定所述连续N个数据块对应的第一个指示信号指示的位置为所述第二接收数据中的FEC码字的边界位置，其中所述N为大于1的整数。
8.根据权利要求7所述的数据接收器，其特征在于，所述译码模块还包括：
滑窗单元，用于当所述校验单元得到的校验结果不正确时，滑窗选择新的连续N个数据块，将所述新的连续N个数据块输出给所述译码单元，以使所述译码单元对该新的连续N个数据块进行FEC译码并由所述校验单元校验该FEC译码的结果是否正确。
9.根据权利要求7所述的数据接收器，其特征在于，所述译码模块用于确定与所述第一个指示信号间隔M×N+N-1个指示信号的指示信号指示所述第二接收数据中其它FEC码字的边界位置，其中M是不小于0的整数。
10.根据权利要求5至9任一项所述的数据接收器，其特征在于，所述处理模块用于根据所述训练序列进行自相关或者互相关计算，并根据计算结果获取所述指示信号。
11.一种帧同步方法，其特征在于，包括：
对发送数据进行前向纠错FEC编码得到FEC码字；
确定所述FEC码字的边界位置；
根据所述边界位置在所述FEC码字中***训练序列，以便数据接收器根据所述训练序列确定所述FEC码字的边界位置。
12.根据权利要求11所述的帧同步方法，其特征在于，所述根据所述边界位置在所述FEC码字中***训练序列包括：
在所述FEC码字通过至少两个物理通道并行传输的情况下，根据所述边界位置在所述FEC码字中对齐***所述训练序列。
13.根据权利要求11所述的帧同步方法，其特征在于，所述根据所述边界位置在所述FEC码字中***训练序列包括：
在所述FEC码字通过至少两个物理通道之一串行传输的情况下，将所述FEC码字与在所述至少两个物理通道中的其他物理通道上传输的其他FEC码字对齐；
根据所述边界位置在所述FEC码字中***所述训练序列；
在所述其他FEC码字中与所述训练序列相对齐地***其它训练序列。
14.根据权利要求11至13中任一项所述的帧同步方法，其特征在于，所述根据所述边界位置在所述FEC码字中***训练序列包括：
根据所述边界位置在所述FEC码字中***N个周期的所述训练序列，所述N为大于0的整数。
15.一种帧同步方法，其特征在于，包括：
根据第一接收数据中的训练序列获取所述训练序列的边界位置，所述第一接收数据由数据发送器根据前向纠错FEC码字的边界位置在经FEC编码后的数据中***所述训练序列而得到；
根据所述训练序列的边界位置确定第二接收数据中的FEC码字的边界位置，所述第二接收数据由从所述第一接收数据中去除所述训练序列后得到；
根据所述FEC码字的边界位置对所述FEC码字进行FEC译码。
16.根据权利要求15所述的帧同步方法，其特征在于，所述根据所述训练序列的边界位置确定第二接收数据中的FEC码字的边界位置包括：
当一个FEC码字中***有一个周期的训练序列时，确定所述训练序列的边界位置为所述第二接收数据中的FEC码字的边界位置。
17.根据权利要求15所述的帧同步方法，其特征在于，所述根据所述训练序列的边界位置确定第二接收数据中的FEC码字的边界位置包括：
当一个FEC码字中***有N个周期的训练序列时，缓存连续N个数据块，一个数据块包含的数据为所述第二接收数据在相邻指示信号指示的位置之间的部分；
对所述连续N个数据块进行FEC译码；
校验FEC译码得到的结果是否正确；
当校验结果正确时，确定所述连续N个数据块对应的第一个训练序列的边界位置为所述第二接收数据中的FEC码字的边界位置，其中所述N为大于1的整数。
18.根据权利要求17所述的帧同步方法，其特征在于，还包括：
当校验结果不正确时，滑窗选择新的连续N个数据块，以对该新的连续N个数据块进行FEC译码并校验该FEC译码的结果是否正确。
19.根据权利要求17所述的帧同步方法，其特征在于，还包括：
确定与所述第一个训练序列的边界位置间隔M×N+N-1周期的训练序列的边界位置为所述第二接收数据中其它FEC码字的边界位置，其中M是不小于0的整数。
20.根据权利要求15至19任一项所述的帧同步方法，其特征在于，所述根据第一接收数据中的训练序列获取所述训练序列的边界位置包括：
根据所述训练序列进行自相关或互相关计算，并根据计算结果获取所述训练序列的边界位置。
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