CN103187977B - 电阻数模转换 - Google Patents

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Abstract

本发明提供电阻数模转换器（RDAC）电路的例子。RDAC电路可以从n比特数字输入信号提供模拟输出信号。在一个例子中，RDAC电路可以包括多个电阻电路支路。每个电阻电路支路可以设置在上拉/下拉网络配置中。例如，RDAC电路可以包括并行设置的多个电阻电路支路。在一个例子中，每个电阻电路支路可以包括第一反相电路、第二反相电路和电阻组件。RDAC电路可以包括用于提供模拟输出信号的输出节点。另外，本发明还提供用于从n比特数字输入信号转换模拟输出信号的方法。

Description

电阻数模转换
技术领域
本发明一般地涉及将数字信号转换为模拟信号，更具体地，涉及利用电阻元件的数模转换。
背景技术
数模转换器典型地将数字代码转换为模拟信号，例如电流、电压或电荷。一些数模转换器已经利用包括开关树选择器和输出缓冲器的电阻分压器技术。其它的数模转换器已经利用了电压模式或电流模式的电阻网络。但是，这些数模转换器不能够满足工作在高速环境下的发射器和/或接收器设备的高速数据和通信带宽的需要。
发明内容
在本发明的一个方面，提供一种用于从n比特数字输入信号提供模拟输出信号的电阻数模转换器(RDAC)电路。示例的RDAC电路包括多个电阻电路支路，其中，每个电阻电路支路可以设置在上拉/下拉网络配置中。例如，示意的RDAC电路可以包括多个并行设置的电阻电路支路。每个电阻电路支路包括：第一反相电路，包括电阻电路支路的第一端和第二端，第一端配置为接收n比特数字输入信号的比特输入，第二端配置为提供第一反相电路的输出；第二反相电路，包括连接到第一反相电路第二端的第一端和配置为提供第二反相电路输出的第二端；以及电阻组件，具有连接到第二反相电路第二端的第一端以及配置为提供比特输入的输出电压的第二端；以及输出节点，用于提供模拟输出信号，所述输出节点连接到每个电阻电路支路的第二端。
在本发明的另一个方面中，公开一种完全差分的RDAC电路的例子。完全差分RDAC电路可以包括第一侧RDAC电路和第二侧RDAC电路。根据一个方面，每个第二侧比特输入可以配置为n比特数字输入信号的相应第一侧比特输入的补充比特输入。根据另一个方面，第一侧输出节点和第二侧输出节点可配置为提供模拟输出信号。
在本发明的另一个方面，公开了一种交错RDAC电路的例子。示例性的交错RDAC电路可以包括两个或多个完全差分RDAC电路。交错RDAC电路可以包括第一RDAC电路、第二RDAC电路、第一输出节点Vp和第二输出节点Vn。第一RDAC电路可以包括多个第一侧电阻电路支路、第一节点、第一开关和第二开关。第一RDAC电路还可以包括多个第二侧电阻电路支路、第二节点、第三开关和第四开关。第二RDAC电路可以包括多个第三侧电阻电路支路、第三节点、第五开关和第六开关。第二RDAC电路还可以包括多个第四侧电阻电路支路、第四节点、第七开关和第八开关。
在本发明的另一个方面，提供用于从n比特数字输入信号转换模拟输出信号的方法。
应当理解，本发明的其它配置对于本领域人员而言将在以下的详细描述之后变得清楚，其中，本发明的各种配置通过示意方式进行显示和描述。正如将要实现的，本发明能够使用其它的不同配置并其细节可以在各个其它方面中进行修改，这并不脱离本发明的范围。因此，附图和详细描述的目的在于示例而非对本发明的范围进行限制。
附图说明
图1A-1C表示根据本发明特定配置的电阻电路支路的例子的电路示意图。
图2表示根据本发明特定配置的具有静态调谐功能的电阻电路支路的例子的电路示意图。
图3表示根据本发明特定配置的具有辅助电阻阶梯调谐功能的电阻电路支路的例子的电路示意图。
图4表示根据本发明特定配置的配置为对数据重新定时的电阻电路支路的例子的电路示意图。
图5表示根据本发明特定配置的用于提供重新定时数据的时钟的重新定时锁存电路的例子的电路示意图。
图6表示根据本发明特定配置的用于提供功率规制的无源滤波电路的例子的电路示意图。
图7表示根据本发明特定配置的单端电阻数模转换器的例子的电路示意图。
图8表示根据本发明特定配置的完全差分电阻数模转换器的例子的电路示意图。
图9表示根据本发明特定配置的交错电阻数模转换器的例子的电路示意图。
图10表示根据本发明特定配置的用于交错电阻数模转换器的时钟信号的例子的时钟示意图。
图11表示根据本发明特定配置的在电阻电路支路上具有至少两个电阻段的单端电阻数模转换器的例子的电路示意图。
图12表示根据本发明特定配置的用于n比特分段电阻数模转换器的编码的例子的电路示意图。
图13表示根据本发明特定配置的完全差分电阻数模转换器的例子的电路示意图。
图14表示根据本发明特定配置的完全差分电阻数模转换器的一侧的编码和模拟输出数值的例子的表格。
图15表示根据本发明特定配置的完全差分电阻数模转换器的例子的一侧的电压计算的例子的电路示意图。
图16表示根据本发明特定配置的完全差分电阻数模转换器的一侧的电压计算的例子的电路示意图。
图17表示根据本发明特定配置的完全差分电阻数模转换器的一侧的电压计算的例子的电路示意图。
图18表示根据本发明特定配置的完全差分电阻数模转换器的一侧的电压计算的例子的电路示意图。
图19表示根据本发明特定配置的模拟输出信号的例子。
图20表示根据本发明特定配置的n比特二进制电阻数模转换器的二进制编码的例子的电路示意图。
图21表示根据本发明特定配置的n比特二进制电阻数模转换器的一元编码的例子的电路示意图。
图22表示根据本发明特定配置的时钟持续时间交错电阻数模转换器的例子的电路示意图。
图23表示根据本发明特定配置的时钟持续时间的交错电阻数模转换器的例子的电路示意图。
具体实施方式
下面的具体描述意在对本发明各种配置进行描述，并不意在表示能够实现本发明的仅有配置。附图包括在本发明书中，构成详细描述的一部分。详细描述包括意在提供本发明整体理解的具体细节。但是，本领域技术人员应当理解，在没有这些具体细节的情况下也可以实现本发明。在一些例子中，在方框示意图的形式示出了已知的结构和组件，以便避免对本发明的概念造成模糊。为了方便理解，在附图中，相同的组件利用相同的标号标示。
在本说明书中，单词“示例”表示“用作例子或示意”。这里作为“示例”描述的方面或设计并不必须解释为与其它方面或设计相比较更为优选或更有利。
这里描述了各种示例的电阻数模转换器(RDAC)电路。示例的RDAC电路可以从n比特数字输入信号提供模拟输出信号。一方面，RDAC电路包括多个电阻电路支路和用于提供模拟输出信号的输出节点。多个电阻电路支路可以平行设置，从而每个电阻电路支路的第一端接收比特输入，而其第二端可以连接到输出节点。应当理解，每个电阻电路支路或其一部分可以整体上安排为上拉(pull-up)/下拉(pull-down)网络配置。上拉/下拉网络配置可以包括将电阻组件上拉到一个供电电压或将电阻组件下拉至另一个供电电压(例如GND)。各种转换技术可用于上拉或下拉电阻组件，例如但不限于使用开关电路，该开关电路具有根据各种反相器配置设置的一个或多个晶体管，并且包括一个或多个NAND门的开关电路可用于上拉或下拉电阻组件。
例如，多个电阻电路支路中的每个支路可以包括第一反相电路、第二反相电路和电阻组件。第一反相电路可以包括第一端和第二端，第一端连接至电阻电路支路的第一端，第二端部配置为提供第一反相电路的输出。第二反相电路可以包括连接至第一反相电路第二端的第一端以及配置为提供第二反相电路输出的第二端。电阻组件可以包括连接至第二反相电路第二端的第一端以及电阻电路支路的第二端。
一方面，电阻组件可以是单个单元电阻。利用单个单元电阻设计电阻电路支路具有这样的优点，即能够减少特定n比特RDAC所需的电阻组件的总数。较少的电阻组件使得构造RDAC需的空间更少并且在工作时发生较少的阻抗不匹配。另外，较少的电阻组件能够实现电阻组件的战略性设置，从而确定的不匹配误差可以降低到最小程度。
根据一方面，第一反相电路可以用作驱动器，第二反相电路可以用作开关电路以便确定电阻组件是否应当切换至一个供电电压或另一个供电电压(例如GND)。
在另一个方面，第一反相电路的供电电压可以高于第二反相电路的供电电压。在这种较多开关的开关配置中，可以实现开关电阻的减少。
在另一个方面，RDAC电路的实现方式可以包括2N个电阻电路支路，其中N可以表示RDAC的解析度。根据本发明的一个方面，RDAC电路可以配置为在供电轨之间开关电阻组件，同时在输出端保持真正的50Ω的阻抗，从而实现超高频和低功率的操作。相应的，RDAC电路一侧的输出可以驱动50Ω的单端负载。在另一方面，完全差分RDAC电路的输出可以驱动100Ω的完全差分负载。另外，从例如但不限于接收器的远端设备看到的输出阻抗可以保持为非常精确，而与在数字代码之间切换模拟输出的RDAC电路无关。
根据另一个方面，RDAC电路可以包括校准电路。在一些实施例中，校准电路可以包括静态调谐数模电路。在其它的实施例中，校准电路可以包括辅助电阻阶梯数模电路。
在另一个方面，电阻电路支路的第一反相电路可以包括三状态反相器缓冲电路。三状态反相器缓冲电路可以配置为在各种数据速率上重新对RDAC配置中的数据进行定时，具体地为高速数据速率(例如，GHz范围的数十倍以上)，例如但不限于32Gbps或64Gbps。实际中，三状态反相器缓冲电路可以类似于工作在常规电流导引配置中的第一反相电路之前放置锁存器。在RDAC配置中，每个电阻电路支路的第一反相电路包括三状态反相器缓冲电路，其具有这样的好处，即基本上消除了数据不对齐以及异样数据(spur)。
在另一个方面，用于提供功率供应规制的无源滤波电路可以连接到至少一些电阻电路支路。另外，在一些实施例中，无源滤波电路可以为第一反相电路和/或第二反相电路提供功率供应规制。无源滤波电路可以包括第二级无源滤波技术。在RDAC配置中，至少一些电阻电路支路的第一反相电路和/或第二反相电路可以具有这样的优点，即在不适合使用活动的规制器的千兆赫范围中提供基本的功率供应规制。例如，各种RDAC电路的最小和最大输出摆动可以通过控制施加于第二反相电路的功率来设定。
根据一些方面，编码技术可以用于对RDAC电路配置进行分割，从而一部分最高有效位(MSB)可以与一部分最低有效位(LSB)以不同的方式进行解码。在一些方面，分份或分段技术可用于减少更高解析度的RDAC电路的数字解码处理的复杂性。
根据本发明的某些方面，各种RDAC实现方式可以运用在各种方法和装置中，包括但不限于线驱动装置、XDSL线驱动器、吉比特以太设备、RF发射器装置、其它类型的发射器和数据转换器。在一方面，各种RDAC实现方式可以运用在高速、低功率数据转换器和发射器中。
本发明的各个方面可以利用互补金属氧化物半导体(CMOS)技术的快速收缩的优点，从而可以获得加强的、复杂的数字处理。本发明的一些配置可以对片上***(system-on-chip)应用非常具有吸引力，并且可以应用在高级亚微型CMOS技术中。另外，本发明的某些方面可以从运用绝缘体上硅薄膜(SOI)和/或金刚砂(SiC)技术而获益。例如，当SOI技术被用于本发明时，可以实现利用绝缘体来替代大体积的结绝缘的好处。但是，在一些方面，可以利用基于大体积CMOS技术的应用。
在本说明书中提供的RDAC的某些配置可以使用金属氧化物半导体(MOS)或金属氧化物半导体场效应晶体管(MOSFET)技术。在一方面，术语“场效应晶体管(FET)”可以指各种多极晶体管，其一般工作在这样的原理下，即控制电场来控制半导体材料中一种类型的电荷载体的信道的形状从而控制其传导率，包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、结FET(JFET)、金属半导体FET(MESFET)、高电子移动晶体管(HEMT)、调制掺杂FET(MODFET)、绝缘栅双极晶体管(IGBT)、快速反向外延二极管FET(FREDFET)、离子敏FET(ISFET)。
但是，RDAC的其它配置可以使用双极结型晶体管(BJT)技术。一方面，术语“双极结型晶体管(BJT)”可以指各种多端晶体管，其工作原理是使用电子和空穴来承载电流，包括但不限于n-p-n BJT、p-n-p BJT以及异质结型BJT(HBT)。在这种配置中，术语“栅极”、“源极”和“漏极”可以分别指晶体管的“基极”、“发射极”和“集电极”。
图1A为表示电阻电路支路10的电路示意图。电阻电路支路10可以包括第一反相电路14或I1、第二反相电路16或I2以及电阻组件18。第一反相电路14可以包括配置为接收比特输入D的电阻电路支路的第一端12。在操作时，比特输入可以是来自将要转换为模拟输出信号的多个比特中的一个比特。另外，根据一些方面，比特输入可以被锁定至电阻电路支路的第一端12。反相电路14可以包括用于提供第一反相电路14的输出的第二端。例如，当输出比特为“0”或低时，第一反相电路14的输出可以产生“1”或高输出。相反，当输出比特为“1”或高时，第一反相电路14的输出可以产生“0”或低输出。
电阻电路支路10的第二反相电路16可以包括可连接至第一反相电路14第二端的第一端。第二反相电路16的第一端配置为接收第一反相电路14的输出。第二反相电路16还可以包括用于提供第二反相电路16的输出的第二端。例如，当第一反相电路14的输出为“1”或高时，第二反相电路16的输出可以产生“0”或低输出，而当第一反相电路14的输出为“0”或低时，第二反相电路16的输出可以产生“1”或高输出。
仍然参照图1A，电阻组件18可以包括连接至第二反相电路16第二端的第一端。电阻组件18还可以包括电阻电路支路第二端22。在工作时，电阻电路支路第二端22为在电阻电路支路的第一端12接收到的比特输入D提供输出电压。一方面，电阻组件18可以为单个单元电阻。但是，在其它方面，电阻组件18可以包括串联或并联的多个电阻或电阻段。一方面，这些电阻或电阻段的一端连接到第二反相电路16的输出节点(或者图1B中的节点X)，这些电阻或电阻段的另一端连接到电阻电路支路的第二端22。需要进一步注意的是，某些电阻电路支路的配置可以不需要第一反相电路14。例如，本发明的某些方面可以包括利用开关配置，例如但不限于第二反相电路16，用于上拉或下拉电阻组件18(例如，上拉至一个供电电压或下拉至例如GND的另一个供电电压)。
现在参照图1B，描述了示例性电阻电路支路10的附加方面。第一反相电路14可以包括第一开关23和第二开关25。第一反相电路14的第一开关23可配置为连接到第一供电电压54。在一个实施例中，第一供电电压可以接近1.2V，但是在各种实施例中可以使用其它的供电电压，包括但不限于负值供电电压。第一反相电路14的第一开关23可以包括连接到第一供电电压54的第一开关端以及连接到第一反相电路14的第二端的第二开关端。
第一反相电路14的第二开关25可以配置为连接到第二供电电压。在一个实施例中，第二供电电压可以接地(GND)，但是，在根据本发明各方面的各个实施例中，也可以使用其它的参考电压和/或供电电压。第一反相电路14的第二开关25可以包括可连接到第一反相电路14第二端的第一开关端以及可连接到第二供电电压的第二开关端。
仍然参照图1B，第二反相电路16可以包括第一开关24和第二开关26。第二反相电路16的第一开关24可配置为连接到第三供电电压56。在一个实施例中，第三供电电压可以接近1.0V，但是在各个实施例中可使用其它的供电电压值，包括但不限于负值供电电压。第二反相电路16的第一开关24可以包括可连接到第三供电电压56的第一开关端和可连接到第二反相电路16的第二端的第二开关端。
第二反相电路的第二开关26可配置为连接到第四供电电压。在一个实施例中，第四供电电压可以为接地(GND)，但是，在根据本发明各个方面的各个实施例中可使用其它的参考电压和/或供电电压。另外，在一些实施例中，第四供电电压可以与第二供电电压相同。但是，在其它实施例中，第四供电电压可以与第二供电电压不同。第二反相电路16的第二开关26可以包括连接到第二反相电路16的第二端的第一开关端和连接到第四供电电压的第二开关端。如图1B所示，第二反相电路16的第一开关24和第二反相电路16的第二开关26的第一开关端可连接到包括第二反相电路16的输出的节点X。节点X可连接到电阻组件18的第一端。应当理解，根据本发明，可以使用各种开关类型、配置和实现方式。例如，根据一个方面，第一开关24和第二开关26可实现为通过门(pass gate)(例如，与PMOS晶体管并联连接的NMOS晶体管)。通过门配置一般比每个第一开关24和第二开关26具有单个晶体管的配置需要更多的硬件来驱动补充的信号以便对两个开关进行开关操作。根据另一方面，如图1C所示，第一开关24可以实现为单个PMOS晶体管，而第二开关26可实现为单个NMOS晶体管。
图1C为根据本发明一方面的电阻电路支路10的电路示意图。第二反相电路16可包括第一晶体管33和第二晶体管35。第一晶体管33可用作第二反相电路16的第一开关(例如，图1B的第一开关24)。在一个实施例中，第一晶体管33可以是PMOS晶体管MP或p沟道MOSFET。第二晶体管35可用作第二反相电路16的第二开关(例如，图1B的第二开关26)。在一个实施例中，第二晶体管35可以是NMOS晶体管MN或n沟道MOSFET。
如图1C所示，第一晶体管33的栅极可以连接到第一反相电路14的第二端。另外，第一反相电路14的输出可以反相。第一晶体管33的源极可以连接到第三供电电压56，第一晶体管33的漏极可连接到第二反相电路16的第二端(节点X)。第二晶体管35的栅极可连接到第一反相电路14的第二端。第二晶体管35的漏极可连接到第二反相电路16的第二端(节点X)，第二晶体管35的源极可连接到第四供电电压(例如GND)。
同样，如图4所示，第一反相电路14可以包括第一晶体管73和第二晶体管75。第二晶体管73可用作第一反相电路14的第一开关(例如，图1B的第一开关23)。在一个实施例中，第一晶体管73可以为PMOS晶体管MP或p沟道MOSFET。第二晶体管75可以用作第一反相电路14的第二开关(例如图1B的第二开关25)。在一个实施例中，第二晶体管75可以为NMOS晶体管MN或n沟道MOSFET。
根据本发明的各个实施例，第一反相电路14(I1)和第二反相电路16(I2)可以具有合适的大小以驱动电阻组件18。参照图1A至图1C，当电阻电路支路的第一端12上的输入比特(D)为“1”或高的操作期间，第二反相电路16的第一晶体管33可以将节点X和电阻组件18拉至第三供电电压56。但是，当电阻电路支路第一端12上的输入比特(D)为“0”或低，第二反相电路16的第二晶体管35可以将节点X和电阻组件18拉至第四供电电压(例如GND)。根据一个方面，当第二反相电路16的第一开关24进行操作以将节点X连接到第三供电电压56时(例如，当电流在第二反相电路16的第一晶体管33的源极和漏极之间流动)，第二反相电路16的第二开关26可以打开(例如，当电流没有在第二反相电路16的第二晶体管35的源极和漏极之间流动时)。根据另一方面，当第二反相电路16的第二开关26将节点X连接到第四供电电压(例如GND)时(例如，当电流可以在第二反相电路16的第二晶体管35的源极和漏极之间流动时)，第二反相电路16的第一开关24可以打开(例如，当电流不能在第二反相电路16的第一晶体管33的源极和漏极之间流动时)。
根据另一方面，第一供电电压54可以比第三供电电压56更高。例如，根据本发明的配置，第一供电电压54可以近似为1.2V，并且第三供电电压56可以近似为1.0V。
图2表示具有调谐能力的示例性电阻电路支路20。在一方面，电阻电路支路20的调谐能力可以包括静态调谐的数模电路配置。电阻电路支路20的第二反相电路可以包括校准第一调谐开关43(MTP)、第二调谐开关45(MTN)和静态调谐数模电路62。第一调谐开关43可以连接到第二反相电路的第一开关或晶体管33。第一调谐开关43还可以连接到静态调谐数模电路62。例如，静态调谐数模电路62的连接部65可以连接到第一调谐开关43的栅极。第一调谐开关43的源极可以连接到第三供电电压56，并且第一调谐开关43的漏极可以连接到第一晶体管33的源极。
第二调谐开关45可以连接到第二开关或第二反相电路的晶体管35。第二调谐开关45还可以连接到静态调谐数模电路62。例如，静态调谐数模电路62的连接部63可以连接到第二调谐开关45的栅极。第二调谐开关45的源极可以连接到第四供电电压(例如GND)，并且第二调谐开关45的漏极可以连接到第二晶体管35的源极。
仍然参照图2，静态调谐数模电路62可从校准引擎接收调谐代码。一方面，第一和第二调谐开关43和45可配置为操作在电流饥饿模式。因此，电阻电路支路20的第二反相电路可以工作在电流饥饿架构中以便促进RDAC配置的调谐和校准。
图3描述了根据另一个实施例的具有调谐功能的电阻电路支路30。电阻电路支路30的调谐功能可以包括辅助电阻阶梯数模电路配置。电阻电路支路30的第二反相电路可以包括辅助电阻阶梯数模电路和分割的电阻组件。分割的电阻组件可以包括两个或多个电阻段18A-D。一方面，所述两个或多个电阻段18A-D中的每个电阻段可以是相等的电阻段。所述两个或多个电阻段18A-D中的至少一些电阻段可以连接到两个或多个调谐电阻64。两个或多个调谐电阻64可以连接到两个或多个校准开关66，后者可以连接到多个电阻68A-H中的至少一些电阻之间的节点。包括辅助电阻阶梯数模电路的多个电阻68A-H可以串联连接到第一辅助供电电压(例如供应近似电阻68a)以及第二辅助供应电压(例如，供应或GND近似电阻68h)。根据一个方面，两个或多个校准开关66可以从校准引擎接收调谐代码。因此，电阻电路支路30的第二反相电路可以配置为调谐或校准包括两个或多个RDAC配置的电阻段18A-D的电阻组件18。应当理解，在一些方面，两个或多个调谐电阻64以及包括辅助电阻阶梯数模电路的多个电阻68A-H的电阻值可能会比两个或多个电阻段18A-D的电阻值大。
图4表示配置为重新对各种RDAC配置的数据进行定时的电阻电路支路40的示意图。一方面，电阻电路支路40的第一反相电路可以包括三状态反向缓冲电路。三状态反向缓冲电路可配置为以各种速率利用时钟信号进行操作，例如但不限于32GHz时钟信号或64GHz时钟信号。电阻电路支路40的第一反相电路可以包括第一重新定时开关71和第二重新定时开关77。第一重新定时开关71可配置为接收第一重新定时时钟信号Φ1，并且第二重新定时开关77配置为接收第二重新定时时钟信号Φ2。
在一个配置中，第一重新定时开关71可以连接到第一反相电路的第一开关或晶体管73。例如，第二重新定时时钟信号Φ2可以连接到第一重新定时开关71的栅极。第一重新定时开关71的源极可连接到第一供电电压54并且第一重新定时开关71的漏极可连接到第一反相电路的第一晶体管73的源极。第二重新定时开关77可连接到第二开关或第一反相电路的晶体管75。例如，第一重新定时时钟信号Φ1可连接到第二重新定时开关77的栅极。第二重新定时开关77的源极可连接到第二供电电压(例如GND)，并且第二重新定时开关77的漏极可以连接到第一反相电路的第二晶体管75的源极。
图5表示用于提供时钟以重新定时数据的示意性重新定时锁存电路50。重新定时锁存电路50可用于从时钟源Φclock提供第一和第二重新定时时钟信号Φ1和Φ2。重新定时锁存电路50可以包括PMOS锁存电路82和NMOS输入差分对电路86。重新定时锁存电路50还可以连接到第五供电电压58和第六供电电压(例如GND)。在一个实施例中，NMOS输入差分对电路86的节点59可以连接到参考供电电压Vdd/2。虽然数据的重新定时和重新对齐可以通过重新定时锁存电路50或类似的定时锁存电路促进，但是应当理解，在RDAC的各种配置中可以使用其它的重新定时锁存电路和技术。例如，在一个可替换的实施例中，重新定时锁存电路可以包括使用NMOS锁存和PMOS输入差分对的配置。
图6表示用于提供功率规制的示意性无源滤波电路90。无源滤波电路90可以连接到多个电阻电路支路的至少一些支路。在一个方面，无源滤波电路90可以包括第二级无源滤波技术。无源滤波电路90可以包括电阻92、第一电容94以及第二电容96。第一电容94和第二电容96可以包括深沟(DT)电容和金属绝缘金属(MIM)电容的组合。在一些实施例中，电容94和96的值可以为毫微法的范围。无源滤波电路90可以配置为当通过连接部97提供电压源Vdd时通过节点93和95提供规制的供电电压。
在一个实施例中，第一无源滤波电路90可以为第一反相电路中的开关提供功率规制。在另一个实施例中，第二无源滤波电路90可以为第二反向器中的开关提供功率规制。如前所述，第一和第二反相电路可以工作在不同的电压水平上。因此，可以使用不同的无源滤波电路。。参照图6中的无源滤波电路90和图1B的电阻电路支路10，第一无源滤波电路可配置为通过节点93提供第一供电电压54，并通过节点95提供第二供电电压(例如GND)。第二无源滤波电路90可以配置为通过节点93提供第三供电电压56，并且通过节点93提供第四供电电压(例如GND)。
图7为单端RDAC电路100的电路示意图。应当理解，有关各种电阻电路支路实施方式的各个方面和特征可以单独运用也可以组合使用。单端RDAC电路100可以从n比特数字输入信号提供模拟输出信号民。RDAC电路100可以包括多个电阻电路支路和输出节点122。多个电阻电路支路中的每个支路可以配置为与前面所述的实施方式相一致。图7表示其部分组件的示意设置方式。多个电阻电路支路可以平行设置。n比特数字输入信号的相应比特输入的每个比特输入D0、D1…D2N-1可以由电阻电路支路的第一端接收。第一反相电路(图中未示出)可以包括配置为提供第一反相电路的输出的电阻电路支路第一端和第二端。第二反相电路可以包括连接到第一反相电路第二端的第一端，其第二端配置为提供第二反相电路的输出。如图7所示，第二反向电路可以包括连接到第三供电电压156的第一开关124和连接到第四供电电压(例如GND)的第二开关126。电阻组件118可以包括连接到第二反相电路的第二端的第一端以及为相应的比特输入提供输出电压的电阻电路支路的第二端。输出节点122可连接到每个电阻电路支路的第二端，并且配置为提供RDAC100的模拟输出信号。
现在参照图11，其表示在电阻电路支路上至少具有两个电阻段的单端RDAC电路410的电路示意图。第一反相电路(未示出)可以包括电阻电路支路的第一端和配置为提供第一反相电路的输出的第二端。第二反相电路可以包括连接到第一反相电路的第二端的第一端以及配置为提供第二反相电路的输出的第二端。如图11所示，第二反相电路可以包括连接到第三供电电压456的第一开关424和连接到第四供电电压(例如GND)的第二开关426。第一电阻组件可以包括第一电阻段417和第二电阻段419。第一电阻段417可以包括连接到第一开关424的第一端，并且可以连接到为相应比特输入提供输出电压的电阻电路支路的第二端。第二电阻段419可以包括连接到第二开关426的第一端，并且可以连接到为相应比特输入提供输出电压的电阻电路支路的第二端。输出节点422可以连接到每个电阻电路支路的第二端，并且配置为提供RDAC410的模拟输出信号。但是，与图7的RDAC电路实施例及其它所公开的配置相比，RDAC410可能需要双倍的单元电组。
现在参照图8，其示出了完全差分RDAC电路200。完全差分RDAC电路200可以提供从n比特数字输入信号产生的模拟输出信号。应当理解，RDAC电路200的大小可以调整以支持D2N-1个比特输入，如图所示，但是在一些实施例中，也可以具有任意整数个比特输入。RDAC电路200可以包括第一侧RDAC电路232和第二侧RDAC电路234。第一侧RDAC电路232可以包括多个第一侧电阻电路支路和第一侧输出节点Vp。多个第一侧电阻电路支路中的每个支路可以包括第一侧第一反相电路214，其具有第一侧电阻电路支路的第一端212。第一侧电阻电路支路的第一端212可配置为接收第一侧比特输入，例如，D0,D2,D3,...D2N-1中的一个。每个第一侧电阻电路支路还可以包括第一侧第二反相电路216和第一侧电阻组件218。第一侧电阻组件218可以包括第一侧电阻电路支路的第二端，其配置为为第一侧比特输入提供输出电压。每个第一侧电阻电路支路的第二端可连接到第一侧输出节点Vp。应当理解，RDAC电路200中的第一侧电阻电路支路可以如前所述进行配置，包括与这里所描述的示例性电阻电路支路相关的各种方面和配置。RDAC电路200还可以包括连接到第一侧输出节点Vp的负载电阻组件336。负载电阻组件336的第一端可以连接到第一侧输出节点Vp，并且负载电阻组件336可以接地(或者特定的供电电压或参考电压)。
仍然参照图8，第二侧RDAC电路234可以包括多个第二侧电阻电路支路和第二侧输出节点Vn。每个第二侧电阻电路支路可以包括具有第二侧电阻电路支路的第一端212的第二侧第一反相电路214。第二侧电阻电路支路的第一端212可配置为接收第二侧比特输入，例如，Db0,Db2,Db3,...Db2N-1。根据一方面，第二侧比特输入可配置为n比特数字输入信号的相应第一侧比特输入的补充的比特输入。每个第二侧电阻电路支路还可以包括第二侧第二反相电路216和第二侧电阻组件218。第二侧电阻组件218可以包括第二侧电阻电路支路的第二端，其为第二侧比特输入提供输出电压。每个第二侧电阻电路支路的第二端可以连接到第二侧输出节点Vn。应当理解，在RDAC电路200中的第二侧电阻电路支路可以如前所述配置，包括与本说明书中描述的示例性电阻电路支路相关的各个方面和配置。RDAC电路200还可以包括连接到第二侧输出节点Vn的第二侧负载电阻组件338。负载电阻组件336的第一端可连接到第二侧输出节点Vn，并且负载电阻组件338的第二端可以接地(或特定供应电压或参考电压)。在操作中，第一侧输出节点Vp和第二侧输出节点Vn可以为RDAC电路200提供模拟输出信号(例如Vtot＝Vp-Vn)。根据一方面，第一侧输出节点Vp和第二侧输出节点Vn可以提供100Ω外部负载。
图9为表示交错RDAC电路300的电路示意图。交错RDAC电路300可以包括两个或多个完全差分RDAC电路。所述两个或多个完全差分RDAC电路可以交错或并行以便用于高速应用。图9中示出的是交错系数为2的RDAC电路配置，但是，应当理解，这里公开的交错结构可以延伸到更大数量的RDAC电路配置。一方面，交错系数为N可以根据本说明书进行实施，其中，每个完全差分RDAC电路可以是具有N个这些RDAC电路的X Gbps的RDAC电路，以便提供NXGbps交错RDAC电路。根据一方面，交错RDAC电路可以需要至少两个相位的时钟并且可以视为执行归零操作。在一些实施例中，这个归零操作可以帮助减少任何符号间干扰(ISI)效应。
RDAC电路300可以从n比特数字输入信号提供模拟输出信号。RDAC电路300可以包括第一RDAC电路200a、第二RDAC电路200b、第一输出节点Vp以及第二输出节点Vn。第一RDAC电路200a可以包括多个第一侧电阻电路支路232a、第一节点322a、第一开关326a以及第二开关328a。多个第一侧电阻电路支路232a中的每个支路可以包括电阻电路支路的第一端，配置为从n比特数字输入信号接收第一侧比特输入，还包括电阻电路支路的第二端，用于为第一侧比特输入提供输出电压。第一节点322a可以连接到每个第一侧电阻电路支路的电阻电路支路的第二端。第一开关326a可以包括连接到第一节点322a的第一端和连接到第一电阻336a的第二端。第二开关328a可以包括连接到第一节点322a的第一端和第二端。
仍然参照图9，第一RDAC电路200a还可以包括多个第二侧电阻电路支路234a、第二节点342a、第三开关346a以及第四开关348a。每个第二侧电阻电路支路234a可以包括电阻电路支路的第一端，配置为接收第二侧电阻输入，还包括电阻电路支路的第二端，为第二侧比特输入提供输出电压。第二节点342a可连接到每个第二多的电阻电路支路的电阻电路支路的第二端。第三开关346a可以包括连接到第二节点342a的第一端和连接到第二电阻338a的第二端。第四开关348a可包括连接到第二节点342a的第一端和第二端。
第二RDAC电路200b可包括多个第三侧电阻电路支路232b、第三节点322b、第五开关326b以及第六开关328b。每个第三侧电阻电路支路232b可以包括配置为从n比特数字输入信号接收第三侧比特输入的电阻电路支路的第一端和为第三侧比特输入提供输出电压的电阻电路支路的第二端。第三节点322b可以连接到每个第三侧电阻电路支路的电阻电路支路的第二端。第五开关326b可以包括连接到第三节点322b的第一端和连接到第三电阻336b的第二端。第六开关328b可包括连接到第三节点322b的第一端和第二端。
继续参照图9，第二RDAC电路200b还可以包括多个第四侧电阻电路支路234b、第四节点342b、第七开关346b和第八开关348b。每个第四侧电阻电路支路234b可以包括配置为接收第四侧比特输入的电阻电路支路的第一端和为第四侧比特输入提供输出电压的电阻电路支路的第二端。第四节点342b连接到每个第四侧电阻电路支路的电阻电路支路的第二端。第七开关346b可以包括连接到第四节点342b的第一端和连接到第四电阻338b的第二端。第八开关348b可以包括连接到第四节点342b的第一端和第二端。
仍然参照图9，RDAC电路300的第一输出节点Vp可以连接到第二开关328a的第二端以及第六开关328b的第二端。类似地，RDAC电路300的第二输出节点Vn可以连接到第四开关348a的第二端以及第八开关348b的第二端。根据一方面，第一输出节点Vp和第二输出节点Vn可以提供100Ω的外部负载。
根据一方面，每个第二侧比特输入可以配置为对应第一侧比特输入的补充比特输入，并且每个第四侧比特输入可以配置为对应第三侧比特输入的补充比特输入。在另一方面，至少一个第一侧电阻电路支路、多个第二侧电阻电路支路、多个第三侧电阻电路支路以及多个第四侧电阻电路支路可以包括如上所述与补充电阻电路支路10相关的电阻电路支路配置。
图10为表示示意性时钟信号的时钟示意图。时钟持续时间可以包括第一时钟持续时间371、第二时钟持续时间372、第三时钟持续时间373、第四时钟持续时间374。参照时钟示意图和图22和23描述RDAC电路300的示例操作。在一方面，时钟标记ΦA和ΦB可以分别表示将数据锁存到第一RDAC电路200a和第二RDAC电路200b中的时钟。
要注意的是，仅仅为了方便，以下在描述图12之前先行描述图23和图22。
图23为表示第一时钟持续时间371期间RDAC电路300的电路示意图。例如，第一开关326a、第三开关346a、第六开关328b和第八开关348b可配置为在第一时钟持续时间371打开。另外，第二开关328a、第四开关348a、第五开关326b和第七开关346b可配置为在第一时钟持续时间371关闭。
图22为表示第二时钟持续时间372期间RDAC电路300的电路示意图。例如，第二开关328a、第四开关348a、第五开关326b和第七开关346b可配置为在第二时钟持续时间372打开。另外，第一开关326a、第三开关346a、第六开关328b和第八开关348b可配置为在第二时钟持续时间372关闭。
现在参照图12，电路示意图表示RDAC电路一侧的示意性编码。图12表示示意性片段RDAC可以包括两个或一个实施例。应当理解，这里所述的编码方案可用于与元编码RDAC电路、完全差分RDAC电路的各侧以及其它RDAC配置相协合工作。根据一方面，RDAC一侧的多个电组电路支路包括一部分电组电路支路10a-f，用于接收至少一些最佳有效位11a和第二部分电阻电路支路10g-h，用于接收至少一些最低有效位11b。在另一个实施例中，第一部分电阻电路支路10a-f可以配置为以与第二部分电阻电路支路10g-h不同的方式进行解码。例如，第一部分电阻电路支路10a-f可以配置为根据元编码方案(也称为温度计编码方案)在至少一些最佳有效位上进行解码，第二部分电阻电路支路10g-h可以配置为根据二进制编码在至少一些最低有效位上进行解码。
要注意的是，下面为方便起见不按顺序描述图20、图21、图14和图13。额外方案可用于对各个RDAC电路的各侧进行编码和/或平衡，例如但不限于图20和21中提供的编码方案。图20表示二进制编码的电路示意图，图21表示一元编码的电路示意图。应当理解，这些编码方案的变异方案可用于本发明的特定RDAC配置。参照图20，示意性二进制编码可以包括多个电阻电路支路部分。2N-1部分可以包括电阻电路支路10n…至电阻电路支路10o…至电阻电路支路10p。22部分可以包括四个电阻电路支路10g、10h、10i和10j。21部分可以包括两个电阻电路支路10k和10l，20部分可以包括一个电阻电路支路10m。电阻电路支路的总数将依赖于具体的n比特RDAC配置以及RDAC电路配置的其它方面。例如，在4比特RDAC的实施例中，2N-1部分可以包括具有8个电阻电路支路的23部分；具有4个电阻电路支路的22部分；具有2个电阻电路支路的21部分；以及具有1个电阻电路支路的20部分。用于产生相应模拟输出电压的二进制编码可以实在图14中所提供的4比特RDAC。
图13为表示示意性完全差分RDAC一侧的电路示意图。在本说明书中参照图13描述了各种RDAC配置的阻抗匹配方案。例如，完全差分4比特RDAC实现示例500可以具有与多个电阻电路支路510的等同阻抗(箭头512)和与外部负载等同的阻抗(箭头514)。在一个实施例中，等同的阻抗可以是50Ω。为了在4比特RDAC实施例中获得50Ω的等同阻抗，每个电阻组件可以近似为800Ω(例如50Ω)。在其它的N比特RDAC实施例中，在完全差分RDAC上要求的50Ω的等同阻抗，每个电阻组件可以通过2N x50Ω＝RΩ计算。
另外，4比特RDAC实现500的一侧或者其一部分可以是温度计编码。在一个温度计编码实施例中，单个电阻电路支路可以由单元信号水平代替。
现在参照图14，提供了表示完全差分RDAC的一侧的示例编码和模拟输出值的表格。例如，在4比特完全差分RDAC中，存在16(即，24)个编码级。表520提供了1V完全配置中相应数字编码的示意性模拟输出电压。应当理解，表520仅仅是与根据本发明的RDAC的各个方面和实施例相关的可能的模拟输出电压的一个例子。
图15到18是各种数字比特输入组合的模拟电压计算的例子。在图15中，当n比特数字输入信号的每个比特输入为“0”时，所产生的模拟电压输出可以是0V。在一些配置中，多个电阻电路支路510z的所有16个支路可以接地(或者具体的供应电压或参考电压)以便为4比特RDAC获得具有代码0的0V模拟电压输出。如图16中所示，当n比特数字输入信号的16个比特输入为“0”并且一个比特输入为“1”时，所产生的模块电压输出可以为0.0625V。在一些实施例中，多个电阻电路支路510z中的15个电阻电路支路可以接地(或特定的供电电压或参考电压)，并且多个电阻电路支路510y中的一个支路可以连接到供电电压，从而为具有代码1的4比特RDAC获得最终的0.0625V的模拟电压输出。
图17和图18为各种数字比特输入组合提供了额外的模拟电压计算。如图17所述，当n比特数字输入信号中的9个比特输入为“0”并且7个比特输入为“1”时，结果的模拟电压输出可以是0.4375V。在一些实施例中，多个电阻电路支路510z中的9个支路可以接地(或连接到特定供电电压或参考电压)，并且多个电阻电路支路510y中的9个支路可以连接到供电电压，从而为具有代码7的4比特RDAC获得结果的0.4375V的模拟电压输出。如图18中所示，当n比特数字输入信号的两个比特输入为“0”并且14个比特输入为“1”时，结果模拟电压输出可以是0.875V。在一些配置中，多个电阻电路支路510z中的两个支路可以连接到地(或特定的供电电压或参考电压)，并且多个电阻电路支路510y中的14个支路可以连接到供电电压，从而为具有代码14的4比特RDAC获得结果模拟电压输出。对于4比特RDAC或其它n比特RDAC的各种代码，图14的表520或本说明书中其它的代码计算表中显示的模拟输出电压的其它计算可以以类似方式进行计算。
现在参照图19，示出了示意性模拟输出信号。示意性的模拟输出信号530通过对具有1GHz的输入信号频率和利用理想元件的16GHz的取样频率的4比特RDAC进行仿真获得。在操作中，各种模拟输出信号可以通过本说明书的各种RDAC实施例来提供。
根据本发明的另一个方面，参照各个附图和这里的描述公开了用于从n比特数字输入信号转换为模拟输出信号的方法。示意性的方式可以包括：当输入比特为低时，将第一反相电路的第一开关连接到第一供电电压。该方法还可以包括当输入比特为低时打开第一反相电路的第二开关的操作，以及当输入比特为低打开第二反相电路的第一开关的操作。另外，该方法可以包括当输入比特为低时将第二反相电路的第二开关连接到第二供电电压的操作。该方法还可以进一步包括在电阻元件的第二端上生成输入比特的输出电压的操作。
根据一方面，第二反相电路的第一开关可以包括连接到第三供电电压的第一端和连接到电阻组件第一端的第二端。根据另一方面，第二反相电路的第二开关包括连接到电阻组件第一端的第一端以及连接到第二供电电压的第二端。
另外，该方法进一步包括当输入比特为高时打开第一反相电路的第一开关的操作。该方法还可以包括当输入比特为高时将第一反相电路的第二开关连接到第四供电电压的操作，还包括当输入比特为高时将第二反相电路的第一开关连接到第二供电电压的操作。另外，该方法还可以包括当输入比特为高时打开第二反相电路的第二开关的操作。在另一个从n比特数字输入信号转换为模拟输出信号的方法中，开关电路可以包括第一开关和第二开关，并且可以配置为将电阻组件上拉或下拉以便根据输入比特提供输出电压。
下面为了方便以款项(1，2，3等)的方式描述本发明的各个例子及方面。这些仅为例子并不对本发明构成限制。附图标识和标号仅以示例和描述的目的进行提供，以下款项并不受这些标记或标号的限制。
一种用于从n比特数字输入信号提供模拟输出信号的电阻数模转换器(RDAC)电路(例如图7的100)，RDAC电路包括：
并行设置的多个电阻电路支路(例如图1A-C的10)，每个电阻电路支路包括：
第一反相电路(例如图1A的14或I1)，包括电阻电路支路的第一端和第二端，第一端配置为接收n比特数字输入信号的比特输入(例如图1A的D)，第二端配置为提供第一反相电路的输出，
第二反相电路(例如图1A的16或I2)，包括连接到第一反相电路的第一端和配置为提供第二反相电路的输出的第二端；以及
电阻组件(例如图1A的18)，具有连接到第二反相电路的第二端的第一端以及配置为提供比特输入的输出电压的电阻电路支路第二端(例如图1A的22)；以及
输出节点(例如图7的122)，用于提供模拟输出信号，所述输出节点连接到每个电阻电路支路的第二端。
根据前款所述的RDAC电路，其中，第一反相电路包括配置为连接到第一供电电压(例如图1B的54)的第一开关(例如图1B的23)、具有连接到第一供电电压的第一开关端和连接到第一反相电路的第二开关端的第一反相电路的第一开关以及配置为连接到第二供电电压(例如图1B的GND)的第二开关(图1B的25)，第一反相电路的第二开关包括连接到第一反相电路第二端的第一开关端和配置为连接到第二供电电压的第二开关端。
根据任一前款所述的RDAC电路，其中，第一反相电路的第一开关包括PMOS晶体管(例如图4的73)，并且第一反相电路的第二开关包括NMOS晶体管(例如图4的75)。
根据任一前款所述的RDAC电路，其中，第一反相电路还包括配置为接收第一重新定时时钟信号的第一重新定时开关(例如图4的71)以及配置为接收第二重新定时时钟信号的第二重新定时开关(例如图4的77)。
根据任一前款所述的RDAC，其中，第二反相电路包括配置为连接到第三供电电压(例如图1B的56)的第一开关(例如图1B的24)和配置为连接到第四供电电压(例如图1B的GND)的第二开关(例如图1B的26)，第二反相电路的第一开关包括配置为连接到第三供电电压的第一开关端和连接到第二反相电路的第二开关端，第二反相电路的第二开关包括连接到第二反相电路第二端的第一开关端和连接到第四供电电压的第二开关端。
根据任一前款所述的RDAC电路，其中，第二反相电路的第一开关包括PMOS晶体管(例如图1C的33)，第二反相电路的第二开关包括NMOS晶体管(例如图1C的35)。
根据任一前款所述的RDAC，其中，所述第二反相电路包括校准电路(例如图2和图3)。
根据任一前款所述的RDAC电路，其中，所述校准电路包括第一调谐开关(例如图2的43)、第二调谐开关(例如图2的45)以及静态调谐数模电路(例如图2的62)，第一调谐开关连接到第二反相电路的第一开关和静态调谐数模电路，并且第二调谐开关连接到第二反相电路的第二开关和静态调谐数模电路。
根据任一前款所述的RDAC电路，其中，校准电路包括辅助电阻阶梯数模电路(例如图3的68A-H)，电阻组件包括两个或多个电阻段(例如图3的18A-D)，辅助电阻阶段数模电路通过两个或多个调谐晶体管(例如图3的64)和两个或多个校准开关(例如图3的66)连接到两个或多个电阻段。
根据任一前款所述的RDAC电路，还包括：
第一无源滤波电路(例如图6的90)，配置为提供第一供电电压(例如通过图6的93的图1B的54)，第一无源滤波电路配置为连接到电压源(例如通过Vdd的图6的97)以及第二供电电压(例如通过GND的图6的95)。
根据任一前款所述的RDAC，还包括：
第二无源滤波电路(例如图6的90)，配置为提供第三供电电压(例如通过图6的93的图1B的56)，第二无源滤波电路配置为连接到电压源(例如通过Vdd的图6的97)以及第四供电电压(例如通过GND的图6的95)。
根据任一前款所述的RDAC电路，其中，多个电阻电路支路包括用于接收至少一些最高有效位的第一部分电阻电路支路(例如图12的11A)和用于接收至少一些最低有效位的第二部分电阻电路支路(例如图12的11B)，其中，第一部分电阻电路支路配置为以与第二部分电阻电路支路不同的方式进行解码。
根据任一前款所述的RDAC电路，其中，第一部分电阻电路支路配置为在至少一些最高有效位上根据一元编码进行解码，第二部分电阻电路支路配置为在至少一些最低有效位上根据二进制编码进行解码。
根据任一前款所述的RDAC电路，其中，电阻组件为单个单元电阻(例如图1A的18)。
根据任一前款所述的RDAC电路，还包括连接到输出节点(例如图8的Vp)的负载电阻组件(例如图8的336)。
一种用于从n比特数字输入信号提供模拟输出信号的完全差分电阻数模转换器(RDAC)电路(例如图8的200)，所述完全差分RDAC电路包括：
第一侧RDAC电路(例如图8的232)，包括：
多个第一侧电组电路支路，每个第一侧电阻电路支路包括：
第一侧第一反相电路(例如图8的214)，包括配置为从n比特数字输入信号接收第一侧比特输入(例如图8的D0)的第一侧电阻电路支路第一端(例如图8的212)和配置为提供第一侧第一反相电路的输出的第二端，
第一侧第二反相电路(例如图8的216)，包括连接到第一侧第一反相电路的第一端和配置为提供第一侧第二反相电路的输出的第二端，以及
第一侧电阻组件(例如图8的218)，包括连接到第一侧第二反相电路的第二端的第一端以及配置为提供第一侧比特输入的输出电压的第一侧电阻电路支路的第二端；以及
第二侧RDAC电路(例如图8的234)，包括：
多个第二侧电阻电路支路，每个第二侧电阻电路支路包括：
第二侧第一反相电路(例如图8的214)，包括配置为接收第二侧比特输入(例如图8的Db0)的第二侧电阻电路支路的第一端(例如图8的212)，还包括配置为提供第二侧第一反相电路的输出的第二端，
第二侧第二反相电路(例如图8的216)，包括连接到第二侧第一反相电路的第二端的第一端，还包括配置为提供第二侧第二反相电路的输出的第二端，以及
第二侧电阻组件(例如图8的218)，包括连接到第二侧第二反相电路第二端的第一端，还包括配置为提供第二侧比特输入的输出电压的第二侧电阻电路支路的第二端；以及
第二侧输出节点(例如图8的Vn)，连接到每个第二侧电阻电路支路的第二端，
其中，每个第二侧比特输入配置为n比特数字输入信号的相应第一侧比特输入的补充比特输入(例如，第二侧234的比特输入Db0,Db1,Db2…Db2N-1配置为图8所示第一侧232的比特输入D0,D1,D2…D2N-1的补充)，
其中，第一侧输出节点和第二侧输出节点(例如图8的Vtot＝Vp-Vn)配置为提供模拟输出信号。
一种用于从n比特数字输入信号提供模拟输出信号的交错电阻数字模拟转换器(RDAC)电路(例如图9的300)，所述交错RDAC电路包括：
第一RDAC电路(例如，图9的200A)，包括：
多个第一侧电阻电路支路(例如图9的232A)，每个第一侧电阻电路支路包括配置为从n比特数字输入信号接收第一侧比特输入的电阻电路支路的第一端，还包括配置为提供第一侧比特输入的输出电压的电阻电路支路的第二端，
第一节点(例如图9的322A)，连接到每个第一侧电阻电路支路的电阻电路支路的第二端，
第一开关(例如图9的326A)，包括连接到第一节点(例如图9的322A)的第一端以及连接到第一电阻(例如图9的336A)的第二端，
第二开关(例如图9的328A)，包括连接到第一节点(例如图9的322A)的第一端和第二端，
多个第二侧电阻电路支路(例如图9的234A)，每个第二侧电阻电路支路包括配置为接收第二侧比特输入的电阻电路支路的第一端和配置为提供第二侧比特输入的输出电压的电阻电路支路的第二端，
第二节点(例如图9的342A)，连接到第二多电阻电路支路的电阻电路支路的第二端，
第三开关(例如图9的346A)，包括连接到第二节点(例如图9的342A)的第一端和连接到第二电阻(例如图9的338A)的第二端，以及
第四开关(例如图9的348A)，包括连接到第二节点(例如图9的342A)的第一端和第二端；
第二RDAC电路(例如图9的200B)，包括：
多个第三侧电阻电路支路(例如图9的232B)，每个第三侧电阻电路支路包括配置为从n比特数字输入信号接收第三侧比特输入的电阻电路支路的第一端，还包括配置为提供第三侧比特输入的输出电压的电阻电路支路的第二端，
第三节点(例如图9的322B)，连接到每个第三侧电阻电路支路的电阻电路支路的第二端，
第五开关(例如图9的326B)，包括连接到第三节点(例如图9的322B)的第一端和连接到第三电阻(例如图9的336B)的第二端，
第六开关(例如图9的328B)，包括连接到第三节点(例如图9的322B)的第一端和第二端，
多个第四侧电阻电路支路(例如图9的234B)，每个第四侧电阻电路支路包括配置为接收第四侧比特输入的电阻电路支路的第一端和配置为提供第四侧比特输入的输出电压的电阻电路支路的第二端，
第四节点(例如图9的342B)，连接到每个第四侧电阻电路和支路的电阻电路支路第二端，
第七开关(例如图9的346)，包括连接到第四节点(例如图9的342B)的第一端和连接到第四电阻(例如图9的338B)的第二端，以及
第八开关(例如图9的348B)，第八开关包括连接到第四节点(例如图9的342B)的第一端和第二端；
第一输出节点(例如图9的Vp)，连接到第二开关(例如图9的328A)的第二端以及第六开关(例如图9的328B)的第二端；以及
第二输出节点(例如图9的Vn)，连接到第四开关(例如图9的348A)的第二端和第八开关(例如图9的348B)的第二端，
其中，每个第二侧比特输入配置为相应的第一侧比特输入的补充比特输入，并且每个第四侧比特输入配置为相应的第三侧比特输入的补充比特输入，
其中，至少一个第一侧电阻电路支路、多个第二侧电阻电路支路、多个第三侧电阻电路支路，多个第四侧电阻电路支路包括：
第一反相电路(例如图1A的14或I1)，包括连接到相应的电阻电路支路第一端(例如图1A的12)的第一端和配置为提供第一反相电路的输出的第二端，
第二反相电路(例如图1A的16或I2)，包括连接到第一反相电路的第二端的第一端，还包括提供第二反相电路的输出的第二端，以及
电阻组件(例如图1A的18)，包括连接到第二反相电路第二端的第一端，还包括相应的电阻电路支路的第二端(例如图1A的22)。
根据任一前款所述的交错RDAC电路，其中：
第一开关(例如图9的326A)、第三开关(例如图9的346A)、第六开关(例如图9的328B)和第六开关(例如图9的348B)配置为在第一时钟持续时间(例如图10的371)打开；
第二开关(例如图9的328A)、第四开关(例如图9的348A)、第五开关(例如图9的326B)和第七开关(例如图9的346B)配置为在第一时钟持续时间关闭。
根据任一前款所述的交错RDAC电路，其中：
第二开关(例如图9的328A)、第四开关(例如图9的348A)、第五开关(例如图9的326B)和第七开关(例如图9的346B)配置为在第二时钟持续时间打开(例如图10的372)；和
第一开关(例如图9的326A)、第三开关(例如图9的346A)、第六开关(例如图9的328B)和第六开关(例如图9的348B)配置为在第二时钟持续时间关闭。
一种从n比特数字输入信号转换模拟输出信号的方法，所述方法包括：
当输入比特为低时将第一反相电路(例如图1B的14)的第一开关(例如图1B的23)连接到第一供电电压(例如图1B的54)；
当输入比特为低时打开第一反相电路的第二开关(例如图1B的25)；
当输入比特为低时打开第二反相电路(例如图1B的16)的第一开关(例如图1B的24)；
当输入比特为低时将第二反相电路的第二开关(例如图1B的26)连接到第二供电电压(例如图1B的GND)；以及
在电阻组件(例如图1B的18)的第二端产生输入比特的输出电压，
其中，第二反相电路的第一开关包括连接到第三供电电压的第一端(例如图1B的56)和连接到电阻组件(例如图1B的18)第一端的第二端(例如图1B的X)，
其中，第二反相电路的第二开关包括连接到电阻组件第一端(例如图1B的X)的第一端和连接到第二供电电压的第二端。
根据任一前款所述的方法，还包括：
从n比特数字输入信号转换为模拟输出信号，所述方法包括：
当输入比特为高时打开第一反相电路的第一开关(例如图1B的23)；
当输入比特为高时将第一反相电路的第二开关(例如图1B的25)连接到第四供电电压(例如图1B的GND)；
当输入比特为高时将第二反相电路(例如图1B的16)的第一开关(例如图1B的24)连接到第二供电电压；以及
当输入比特为高时打开第二反相电路的第二开关(例如图1B的26)。
根据任一前款所述的方法，其中，第一供电电压比第三供电电压高。
一种从n比特数字输入信号转换模拟输出信号的方法，所述方法包括：
当输入比特为高时将开关电路(例如图1B的16)的第一开关(例如图1B的24)连接到第一供电电压(例如图1B的56)；
当输入比特为高时打开所述开关电路的第二开关(例如图1B的26)；以及
在连接到电阻组件(例如图1B的18)第一端的输出节点(例如图1B的22)上生成输入比特的输出电压，
其中，开关电路的第一开关包括连接到第一供电电压的第一端和连接到电阻组件第二端(例如图1B的X)的第二端，
其中，开关电路的第二开关包括连接到电阻组件的第二端(例如图1B的X)的第一端及连接到第二供电电压(例如图1B的GND)的第二端。
根据任一前款所述的方法，还包括：
当输入比特为低时打开开关电路的第一开关(例如图1B的24)；
当输入比特为低时将开关电路的第二开关(例如图1B的26)连接到第二供电电压。
根据任一前款所述的方法，其中，第一供电电压为正电压，第二供电电压接地或近似接地。
方法可包括在前述一款或者多款中阐明的一个或者多个操作。
装置可包括用于执行在前述一款或者多款中阐明的一个或者多个操作的装置。
装置可包括可操作执行在前述一款或者多款中阐明的一个或者多个操作的部件。
装置可包括适于执行在前述一款或者多款中阐明的一个或者多个操作的装置。
一方面，这里的任何权利要求可以依赖于任何独立权利要求或者任何从属权利要求。一个方面，任何款项(例如从属或独立权利要求)可以与任何其它款项组合。一方面，一项权利要求可以包括一些或全部引用在款项、语句、词组或段落中的单词(例如步骤、操作、装置或组件)。一方面，权利要求可以包括一些或全部引用在一个或多个款项、语句、词组或段落中的单词。一方面，可以去除每个款项、语句、词组或段落中的一些单词。一方面，额外的单词或元素可以添加到款项、语句、词组或段落。一方面，本发明可以在不使用这里所述的组件、元件、功能或操作的情况下进行实施。一方面，本发明可以使用额外的组件、元素、功能或操作来实现。
在一方面，这里描述的任何方法、指令、代码、装置、逻辑、组件、方框、模块或类似(例如软件或硬件)可以表示在附图中(例如流程图、方框示意图)，这此附图(无论是否示出)通过参考引入本文，并且这些附图(如果没有明确示出)可以添加到本说明书中而不构成新事物。为简明起见，一些(并非必须)款项/描述/权利要求书明确地表示在附图中，但是任何款项/描述/权利要求书可以以与明确示出的附图类似的方式表示。例如，可以为方法的任何款项、语句或权利标书绘制流程图，从而其每个操作或步骤可以通过箭头连接到下个操作或步骤。在另一个例子中，可以为具有功能模块(例如执行某个动作的装置)的权利要求的任何款项、语句或权利标书绘制方框流程图，从而每个功能模块能够用模块进行表示(例如用于执行某个动作的模块)。
本领域的技术人员应当理解，这里描述的例如各种示意性方框、模块、元素、组件、方法、操作、步骤和算法等的项目可以实现为硬件或者硬件和软件的组合。
为了表示硬件和软件的互换性，例如各种示意性方框、模块、元素、组件、方法、操作、步骤和算法等的项目已经基于其功能进行了描述。这些功能是否实现为硬件或软件取决于具体的应用以及整个***的设计限制。本领域技术人员可以为各个具体应用以各种方式实现所描述的功能。
一方面，“装置”、方框、模块、元素、组件或处理器可以为用于执行一个或多个功能或操作的项目(例如，一个或多个方框、模块、元素、组件或处理器)。一方面，这种项目可以为装置、硬件或其一部分。在一个例子中，项目可以实现为一个或多个用于执行功能或操作的电路。电路可以包括一个或多个电路和/或逻辑。电路可以是模拟的和/或数字的。电路可以是电学的和/或光学的。电路可以包括晶体管。在一个例子中，一个或多个项目可以实现为处理***(例如数字信号处理器(DSP)、专用集成电路(ASIC)、可编程门阵列(FPGA)等)。在一个例子中，项目还可以包括这样的结构，其形成是例如用于执行功能或操作的指令，其中，指令在机器可读媒介上、另一个设备上或其部分上进行编码和存储，其中，指令可以是软件、应用程序、子线程或其一部分。本领域技术人员应当认识到如何实现指令、电路和处理***。
除非另有所指，这里描述的各种配置可以实现在硅、硅化锗(SiGe)、砷化镓(GaAs)、磷化铟(InP)或铟镓磷化物(InGaP)基底，或任何其它合适的基底上。
除非明确限定，元件的单数形式并非指“一个并且仅为一个”，而是“一个或多个”。例如，时钟信号可以指一个或多个时钟信号，控制信号可以指一个或多个控制信号，输入信号可以指一个或多个输入信号，输出信号可以指一个或多个输出信号，并且信号可以指差分电压信号。
除非明确限定，用语“一些”是指一个或多个。男性代词(例如“他”包括妇性和动物指代)，并且反之亦然。如果存在标题和子标题，则仅为方便目的并且用于限定本发明。
例如“方面”的用语并非暗示这一方面对于本发明而言是基础性的或者这个方面应用于本发明的所有配置。与一方面有关的描述可适用于所有的配置或者一个或多个配置。一个方面可以提供一个或多个例子。例如一个方面的用语可以表示一个或多个方面，反之亦然。例如“实施例”的用语并不暗示这个实施例对于本发明是基础性的或者这个实施例适用于本发明的所有配置。与一个实施例相关的描述可适用于所有实施例或者一个或多个实施例。一个实施例可以提供一个或多个例子。例如一个实施例的用语可以指一个或多个实施例，反之亦然。例如“配置”的用语并非指该配置对于本发明是基础性的或者该配置适用于本发明的所有配置。与配置相关的描述可以适用于所有的配置，或者一个或多个配置。一个配置可以提供一个或多个例子。例如配置的用语可以指一个或多个配置，反之亦然。
在本发明的一个方面，当动作或功能描述为被某个项目执行时(例如接收、确定、提供、产生、转换、显示、通知、接受、选择、控制、发射、报告、发送或任何其它动作或功能)，应当理解为这种动作或功能由该项目直接或间接执行。在一个方面，当模块描述为执行一个动作时，模块可以理解为间接地执行动作，例如，通过辅助、促进或导致这样的动作。
在一个方面，除非另有陈述，所有的测量、数值、比率、位置、幅度、尺寸和其它在本说明书及权利要求书中列出的规格均是大概值而非准确值。一方面，它们旨在具有与相关功能和本领域惯例相一致的合理范围。
一方面，术语“连接”或类似用语可以指直接连接。另一方面，术语“连接”或类似用语可以指间接连接。
可以对各个项目以不同方式进行设置(例如以不同顺序或不同方式分割)，这并不脱离本发明的范围。在本发明的一个方面，权利要求书中引用的元件可以由一个或多个模块或子模块执行。
应当理解，所公开的具体顺序或步骤、操作或处理的层次是示例方式的描述。基于设计偏好，可以对这些层次进行重新设定。一些步骤、操作或处理可以同时执行。所附的方法权利要求表示特定顺序中的各种步骤、操作或处理的动作，其并非指限定为所表述的特定顺序或层次。
本说明意在使得本领域技术人员实施这里所描述的本发明的各个方面。本说明书提供本发明的各个例子，但是并不限于这些例子。各种修改对于本领域技术人员是透明的，并且这里所定义的一般原则可以适用于其它方面。
与本说明书的各个方面的元素相等同的、对于本领域技术人员已知或将会已知的结构和功能引入本文并包括在权利要求书的范围中。另外，本说明书没有公开的内容视为已经贡献给大众，无论该描述是否已经在权利要求书中公开引用。除非明确使用用语“用于……的装置”描述元素，否则不应当对权利要求中的元素基于35U.S.C.§112第6段的规定进行解释，或者在方法权利要求书中，使用“用于……的步骤”对元素进行引用。另外，对于使用“包括”、“具有”或类似用语的情况，应该理解为包括的含义，这类似于用于权利要求的过渡用词“由……..组成”的解释。
本说明书的标题、背景技术、发明内容、附图说明和摘要引入本说明书并且作为本说明书的示例，而非限制性描述。应当理解，它们并非用于限制权利要求书的范围或含义。另外，在具体实施例部分，可以看出，描述提供了示例性的例子，并且为了简化描述，在各个实施例中将各个特征进行编组。这种描述方法不应当解释为所主张的技术比每个权利要求书中明确描述的特征需要更多的特征。正如所附权利要求书所反应的，本发明基于少于单个公开的配置或操作的全部特征。权利要求书引入具体实施例，而每个权利要求单独作为一个主张权利的主题。
权利要求书并不旨在限制本发明的方面，而是与语言上表述的范围一致并且包含所有的等同实施方式。但是，任何权利要求都不包括不满足35U.S.C.§101,102,或103规定的发明主题，也不应当以此方式进行解释。任何无意的包含都予以放弃。

Claims (26)

1.一种用于从n比特数字输入信号提供模拟输出信号的电阻数模转换器(RDAC)电路，所述RDAC电路包括：
并行设置的多个电阻电路支路，每个电阻电路支路包括：
第一反相电路，包括电阻电路支路的第一端和第二端，第一端配置为接收n比特数字输入信号的比特输入，第二端配置为提供第一反相电路的输出，其中，第一反相电路包括配置为接收第一重新定时时钟信号的第一重新定时开关以及配置为接收第二重新定时时钟信号的第二重新定时开关，并进一步包括配置为与第一供电电压相连的第一开关以及与第二供电电压相连的第二开关；
第二反相电路，包括连接到第一反相电路第二端的第一端和配置为提供第二反相电路输出的第二端；以及
电阻组件，具有连接到第二反相电路第二端的第一端以及配置为提供比特输入的输出电压的第二端；以及
输出节点，用于提供模拟输出信号，所述输出节点连接到每个电阻电路支路的第二端。
2.根据权利要求1所述的RDAC电路，其中，第一反相电路包括配置为连接到第一供电电压的第一开关和配置为连接到第二供电电压的第二开关，第一开关具有连接到第一供电电压的第一开关端和连接到第一反相电路第二端的第二开关端，第二开关包括连接到第一反相电路第二端的第一开关端和配置为连接到第二供电电压的第二开关端。
3.根据权利要求2所述的RDAC电路，其中，第一反相电路的第一开关包括PMOS晶体管，并且第一反相电路的第二开关包括NMOS晶体管。
4.根据权利要求1-3之一所述的RDAC电路，其中，第一反相电路还包括配置为接收第一重新定时时钟信号的第一重新定时开关以及配置为接收第二重新定时时钟信号的第二重新定时开关。
5.根据权利要求4所述的RDAC电路，其中，第二反相电路包括配置为连接到第三供电电压的第一开关和配置为连接到第四供电电压的第二开关，第一开关包括配置为连接到第三供电电压的第一开关端和连接到第二反相电路的第二端的第二开关端，第二开关包括连接到第二反相电路第二端的第一开关端和连接到第四供电电压的第二开关端。
6.根据权利要求5所述的RDAC电路，其中，第二反相电路的第一开关包括PMOS晶体管，第二反相电路的第二开关包括NMOS晶体管。
7.根据权利要求6所述的RDAC电路，其中，所述第二反相电路包括用于校准的电路。
8.根据权利要求7所述的RDAC电路，其中，所述第二反相电路包括第一调谐开关、第二调谐开关以及静态调谐数模电路，第一调谐开关连接到第二反相电路的第一开关和静态调谐数模电路，并且第二调谐开关连接到第二反相电路的第二开关和静态调谐数模电路。
9.根据权利要求7所述的RDAC电路，其中，第二反相电路包括辅助电阻阶梯数模电路，电阻组件包括两个或多个电阻段，辅助电阻阶段数模电路通过两个或多个调谐晶体管和两个或多个校准开关连接到两个或多个电阻段。
10.根据权利要求4所述的RDAC电路，还包括：
第一无源滤波电路，配置为提供第一供电电压，第一无源滤波电路配置为连接到电压源以及第二供电电压。
11.根据权利要求8所述的RDAC电路，还包括：
第二无源滤波电路，配置为提供第三供电电压，第二无源滤波电路配置为连接到电压源以及第四供电电压。
12.根据权利要求11所述的RDAC电路，其中，多个电阻电路支路包括用于接收至少一些最高有效位的第一部分电阻电路支路和用于接收至少一些最低有效位的第二部分电阻电路支路，其中，第一部分电阻电路支路配置为以与第二部分电阻电路支路不同的方式进行解码。
13.根据权利要求12所述的RDAC电路，其中，第一部分电阻电路支路配置为在至少一些最高有效位上根据一元编码进行解码，第二部分电阻电路支路配置为在至少一些最低有效位上根据二进制编码进行解码。
14.根据权利要求13所述的RDAC电路，其中，电阻组件为单个单元电阻。
15.根据权利要求14所述的RDAC电路，还包括连接到输出节点的负载电阻组件。
16.一种用于从n比特数字输入信号提供模拟输出信号的完全差分电阻数模转换器(RDAC)电路，所述完全差分RDAC电路包括：
第一侧RDAC电路，包括：
多个第一侧电阻电路支路，每个支路包括：
第一侧第一反相电路，包括配置为从n比特数字输入信号接收第一侧比特输入的第一侧电阻电路支路的第一端和配置为提供第一侧第一反相电路的输出的第二端，其中，第一侧第一反相电路包括配置为接收第一重新定时时钟信号的第一侧第一重新定时开关以及配置为接收第二重新定时时钟信号的第一侧第二重新定时开关，并进一步包括配置为与第一供电电压相连的第一侧第一开关以及与第二供电电压相连的第一侧第二开关，第一侧第二反相电路，包括连接到第一侧第一反相电路的第二端的第一端和配置为提供第一侧第二反相电路的输出的第二端，以及
第一侧电阻组件，包括连接到第一侧第二反相电路的第二端的第一端以及配置为提供第一侧比特输入的输出电压的第一侧电阻电路支路的第二端；以及
第一侧输出节点，连接到每个第一侧电阻电路支路的第二端；以及
第二侧RDAC电路，包括：
多个第二侧电阻电路支路，每个第二侧电阻电路支路包括：
第二侧第一反相电路，包括配置为接收第二侧比特输入的第二侧电阻电路支路的第一端，还包括配置为提供第二侧第一反相电路的输出的第二端，其中，第二侧第一反相电路包括配置为接收第一重新定时时钟信号的第二侧第一重新定时开关以及配置为接收第二重新定时时钟信号的第二侧第二重新定时开关，并进一步包括配置为与第一供电电压相连的第二侧第一开关以及第二供电电压相连的第二侧第二开关，
第二侧第二反相电路，包括连接到第二侧第一反相电路的第二端的第一端，还包括配置为提供第二侧第二反相电路的输出的第二端，以及
第二侧电阻组件，包括连接到第二侧第二反相电路第二端的第一端，还包括配置为提供第二侧比特输入的输出电压的第二侧电阻电路支路的第二端；以及
第二侧输出节点，连接到每个第二侧电阻电路支路的第二端，
其中，每个第二侧比特输入配置为n比特数字输入信号的相应第一侧比特输入的补充比特输入，
其中，第一侧输出节点和第二侧输出节点配置为提供模拟输出信号。
17.根据权利要求16所述的完全差分RDAC电路，其中，第一侧第一反相电路包括用于接收第一重新定时时钟信号的第一侧第一重新定时开关，以及用于接收第二重新定时时钟信号的第一侧第二重新定时开关，以及其中，第二侧第一反相电路包括用于接收第一重新定时时钟信号的第二侧第一重新定时开关，以及用于接收第二重新定时时钟信号的第二侧第二重新定时开关。
18.根据权利要求16所述的完全差分RDAC电路，其中，第一侧第二反相电路包括用于校准的电路，以及第二侧第二反相电路包括用于校准的电路。
19.一种用于从n比特数字输入信号提供模拟输出信号的交错电阻数字模拟转换器(RDAC)电路，包括：
第一RDAC电路，包括：
多个第一侧电阻电路支路，每个第一侧电阻电路支路包括配置为从n比特数字输入信号接收第一侧比特输入的电阻电路支路的第一端，还包括配置为提供第一侧比特输入的输出电压的电阻电路支路的第二端，
第一节点，连接到每个第一侧电阻电路支路的电阻电路支路的第二端，
第一开关，包括连接到第一节点的第一端以及连接到第一电阻的第二端，
第二开关，包括连接到第一节点的第一端和第二端，
多个第二侧电阻电路支路，每个第二侧电阻电路支路包括配置为接收第二侧比特输入的电阻电路支路的第一端和配置为提供第二侧比特输入的输出电压的电阻电路支路的第二端，
第二节点，连接到多个第二侧电阻电路支路中的每个的电阻电路支路的第二端，
第三开关，包括连接到第二节点的第一端和连接到第二电阻的第二端，以及
第四开关，包括连接到第二节点的第一端和第二端；
第二RDAC电路，包括：
多个第三侧电阻电路支路，每个第三侧电阻电路支路包括配置为从n比特数字输入信号接收第三侧比特输入的电阻电路支路的第一端，还包括配置为提供第三侧比特输入的输出电压的电阻电路支路的第二端，
第三节点，连接到每个第三侧电阻电路支路的电阻电路支路的第二端，
第五开关，包括连接到第三节点的第一端和连接到第三电阻的第二端，
第六开关，包括连接到第三节点的第一端和第二端，
多个第四侧电阻电路支路，每个第四侧电阻电路支路包括配置为接收第四侧比特输入的电阻电路支路的第一端和配置为提供第四侧比特输入的输出电压的电阻电路支路的第二端，
第四节点，连接到每个第四侧电阻电路支路的电阻电路支路的第二端，
第七开关，包括连接到第四节点的第一端和连接到第四电阻的第二端，以及
第八开关，包括连接到第四节点的第一端和第二端；
第一输出节点，连接到第二开关的第二端以及第六开关的第二端；以及
第二输出节点，连接到第四开关的第二端和第八开关的第二端，
其中，每个第二侧比特输入配置为相应的第一侧比特输入的补充比特输入，并且每个第四侧比特输入配置为相应的第三侧比特输入的补充比特输入，
其中，至少一个第一侧电阻电路支路、多个第二侧电阻电路支路、多个第三侧电阻电路支路，多个第四侧电阻电路支路包括：
第一反相电路，包括连接到相应的电阻电路支路第一端的第一端和配置为提供第一反相电路的输出的第二端，其中，第一反相电路包括配置为接收第一重新定时时钟信号的第一重新定时开关以及配置为接收第二重新定时时钟信号的第二重新定时开关，并进一步包括配置为与第一供电电压相连的第一开关以及与第二供电电压相连的第二开关；
第二反相电路，包括连接到第一反相电路的第二端的第一端和提供第二反相电路的输出的第二端，以及
电阻组件，包括连接到第二反相电路第二端的第一端，还包括相应的电阻电路支路的第二端。
20.根据权利要求19所述的交错RDAC电路，其中：
第一开关、第三开关、第六开关和第六开关配置为在第一时钟持续时间打开；
第二开关、第四开关、第五开关和第七开关配置为在第一时钟持续时间关闭。
21.根据权利要求19所述的交错RDAC电路，其中：
第二开关、第四开关、第五开关和第七开关配置为在第二时钟持续时间打开；和
第一开关、第三开关、第六开关和第八开关配置为在第二时钟持续时间关闭。
22.根据权利要求19所述的交错RDAC电路，其中，第一反相电路包括用于接收第一重新定时时钟信号的第一重新定时开关，以及用于接收第二重新定时时钟信号的第二重新定时开关。
23.根据权利要求19所述的交错RDAC电路，其中，第二反相电路包括用于校准的电路。
24.一种从n比特数字输入信号转换模拟输出信号的方法，所述方法包括：
提供第一重新定时时钟信号和第二重新定时时钟信号，其中，第一重新定时开关配置为接收第一重新定时时钟信号，并且第二重新定时开关配置为接收第二重新定时时钟信号，第一重新定时开关连接到开关电路的第一开关，第二重新定时开关连接到开关电路的第二开关；
当输入比特为高时，将所述开关电路的第一开关连接到第一供电电压；
当输入比特为高时，打开所述开关电路的第二开关；以及
在连接到电阻组件第一端的输出节点上产生输入比特的输出电压，
其中，所述开关电路的第一开关包括连接到第一供电电压的第一端和连接到电阻组件第二端的第二端，
其中，所述开关电路的第二开关包括连接到电阻组件第二端的第一端和连接到第二供电电压的第二端。
25.根据权利要求24所述的方法，还包括：
当输入比特为低时，打开开关电路的第一开关；
当输入比特为低时，将开关电路的第二开关连接到第二供电电压。
26.根据权利要求25所述的方法，其中，第一供电电压为正电压，第二供电电压为接地。
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