CN103165553A - 半导体晶圆及半导体封装构造 - Google Patents

半导体晶圆及半导体封装构造 Download PDF

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

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Abstract

一种半导体晶圆及半导体封装构造。所述半导体晶圆包含多个芯片，每一所述芯片具有一有源表面及多个成形于所述有源表面上的接垫；一绝缘层，形成于所述芯片的有源表面上，并具有多个对应裸露所述接垫的开口结构，所述开口结构包含一中心开口及至少两延伸开槽，所述中心开口的孔径小于所述接垫的直径，所述延伸开槽从所述中心开口边缘放射状向外延伸并与所述接垫的边缘保持一间距；多个凸块下金属层，分别形成于所述开口结构上而电性连接所述接垫；以及多个导电凸块，分别形成于所述凸块下金属层上。所述绝缘层的开口结构有助于加强应力缓冲效果及增加凸块下金属层与接垫的结合面积。

Description

半导体晶圆及半导体封装构造
技术领域
本发明涉及一种半导体构造，特别是有关于一种具有凸块的半导体晶圆及半导体封装构造。
背景技术
现今，半导体封装产业发展出各种不同型式的封装构造，以满足各种需求。以覆晶技术来说，基本上是在芯片有源表面的接垫先设置多个导电用的凸块，再将所述芯片翻转，使芯片通过凸块设置于一基板上，接着再进行封装胶材包覆作业，完成半导体封装构造的制作。
上述在芯片有源表面的接垫设置凸块的制程，通常可在晶圆上直接进行作业。一般来说，所述接垫上会先设置凸块下金属层(Under-Bump Metallization,UBM)以强化凸块与接垫的连接，由于凸块(solder bump)通过凸块下金属层设置在芯片有源表面的接垫上会导致应力集中在凸块下金属层与接垫的周缘位置并直接传递到芯片有源表面内的有源电路之间的绝缘层(易碎的低介电材料所制成)，因此芯片有源表面会先设置一绝缘层，让凸块下金属层通过绝缘层的开口电性连接到有源表面的接垫，以通过绝缘层达到缓冲应力的效果。
然而，为了增加缓冲效果，虽可通过缩小绝缘层开口的方式，使绝缘层在接垫上能提供的缓冲区域增加，但此举会造成凸块下金属层与接垫之间的连接面的裂缝成长路径缩短，结果反而加速凸块下金属层的裂缝生成；且会减少结合面积，降低接垫与凸块连接的可靠度。
故，有必要提供一种半导体晶圆及半导体封装构造，以解决现有技术所存在的问题。
发明内容
本发明的主要目的在于提供一种半导体晶圆，其在芯片有源表面的接垫上设置具有特定形状开口结构的绝缘层，有助于加强应力缓冲效果及增加结合可靠度。
为达成前述目的，本发明一实施例提供一种半导体晶圆，所述半导体晶圆包含：多个芯片，每一所述芯片具有一有源表面及多个成形于所述有源表面上的接垫；一绝缘层，形成于所述芯片的有源表面上，并具有多个对应裸露所述接垫的开口结构，所述开口结构包含一中心开口及至少两延伸开槽，所述中心开口的孔径小于所述接垫的直径，所述延伸开槽从所述中心开口边缘放射状向外延伸并与所述接垫的边缘保持一间距；多个凸块下金属层，分别形成于所述开口结构上而电性连接所述接垫；以及多个导电凸块，分别形成于所述凸块下金属层上。
本发明另一实施例提供一种半导体封装构造，所述半导体封装构造包含：一封装基板；一芯片，通过多个导电凸块电性连接所述封装基板的一表面上，所述芯片具有一有源表面及多个成形于所述有源表面上的接垫，所述有源表面上设有一绝缘层，所述绝缘层具有多个对应裸露所述接垫的开口结构，所述开口结构包含一中心开口及至少两延伸开槽，所述中心开口的孔径小于所述接垫的直径，所述延伸开槽从所述中心开口边缘放射状向外延伸并与所述接垫的边缘保持一间距；每一所述开口结构上设有一凸块下金属层，所述凸块下金属层电性连接所述接垫与所述导电凸块；以及一封装胶材，设于所述封装基板的表面上而包覆所述芯片。
由于所述绝缘层的开口结构具有中心开口与延伸开槽，较小的中心开口可使绝缘层提供较多的缓冲区域，延伸开槽可增加凸块下金属层与接垫的结合面积，同时也能增加凸块下金属层的裂缝成长路径，延缓凸块下金属层结构失效的时间。
附图说明
图1是本发明一实施例的半导体晶圆的局部俯视图。
图2是图1的局部放大示意图。
图3A是沿图2的A-A线所视的剖面示意图。
图3B是沿图2的B-B线所视的剖面示意图。
图4是本发明另一实施例的半导体晶圆的剖面示意图。
图5是本发明一实施例的半导体封装构造的局部剖面示意图。
图6A~6D是本发明一实施例的半导体晶圆的导电凸块的制作流程示意图。
具体实施方式
为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例，并配合附图，作详细说明如下。再者，本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图1、图2、图3A及图3B所示，图1是本发明一实施例的半导体晶圆的局部俯视图；图2是图1的局部放大示意图；图3A是沿图2的A-A线所视的剖面示意图；图3B是沿图2的B-B线所视的剖面示意图。本发明所揭示的半导体晶圆1包含多个未经切割的芯片10、一绝缘层13、多个凸块下金属层17及多个导电凸块15。
如图3A所示，每一所述芯片10具有一有源表面及多个成形于所述有源表面上的接垫16，所述接垫16可以是铝垫。每一所述芯片10的有源表面设有一钝化层11，如图3B所示，所述钝化层11具有多个对应裸露所述接垫16的开口110，所述开口110同心排列于所述接垫16上使得所述钝化层11的开口110唇缘局部覆盖所述接垫16的边缘，且每一所述钝化层11的开口110范围小于所述接垫16的直径。所述钝化层11可以为例如二氧化硅。
同时参照图2、图3A及图3B所示，所述绝缘层13为非导电型有机高分子材料，例如可为例如聚亚酰胺(Polyimide)，其形成于所述芯片10的有源表面上，并具有多个对应裸露所述接垫16的开口结构14，所述开口结构14包含一中心开口140及至少两延伸开槽141，所述中心开口14同心排列于所述接垫16上且所述中心开口14的孔径小于所述接垫16的直径，所述延伸开槽141从所述中心开口140边缘放射状向外延伸，并与所述接垫16的边缘保持一间距，且宽度小于所述中心开口140的孔径。在本实施例中，所述开口结构14包含四个延伸开槽141，其中任两相邻的延伸开槽141夹角大致呈90度，亦即所述延伸开槽141排列成十字形。如图2所示，在一实施例中，当所述中心开口140的孔径为d1且两相对的所述延伸开槽141的长度加上中心开口140的孔径的总长为d2时，d2与d1的比值可以为例如介于110%~130%之间。例如，所述中心开口140的孔径为85微米时，两相对的所述延伸开槽141的长度加上中心开口140的孔径的总长可为介于95微米~112微米之间。值得注意的是，如图2所示，所述两相对的所述延伸开槽141的长度加上中心开口140的孔径的总长，亦即所述开口结构14的最大开口范围，仍是小于所述接垫16的面积范围。
所述开口结构14的延伸开槽141并不限于图2的实施例的排列方式与数目，其可为例如包含两延伸开槽141彼此相对而呈直线形(即呈180度)；或者包含三个延伸开槽141，其中任两相邻的所述延伸开槽141的夹角大致呈120度；或者包含八个延伸开槽140，任两相邻的所述延伸开槽141的夹角大致呈45度，亦即所述延伸开槽141排列成米字形。
同时参照图3A及图3B所示所述凸块下金属层17分别形成于所述开口结构14上而电性连接所述接垫16。所述凸块下金属层17可为例如镍/金复合层、钛/铜复合层或焊锡材料。
同时参照图3A及图3B所示所述导电凸块15分别形成于所述凸块下金属层17上。所述导电凸块15在本实施例中为一无铅的锡凸块或锡铅凸块。
在上述的半导体晶圆中，由于所述绝缘层13的开口结构14具有中心开口140与延伸开槽141，其中如图3A所示，孔径较小的中心开口140的边缘之外的绝缘层13与凸块下金属层17具有较大的重迭面积，可在所述凸块下金属层17与接垫16之间媒介提供较多的应力缓冲区域；而如图3B所示，所述凸块下金属层17通过所述绝缘层13的中心开口140与与所述接垫16形成一主要接触结合区，所述主要接触结合区相对具有较小的接触结合；然而，所述凸块下金属层17通过所述延伸开槽141则可相对增加所述凸块下金属层17与接垫16的接触结合面积，进而增加所述导电凸块15间接电性连接所述接垫16的可靠度，同时应力可分散在所述凸块下金属层17于所述延伸开槽141位置的连接处，特别是集中在所述延伸开槽141的最外缘位置，这使得所述凸块下金属层17的裂缝生成在这些次要的连接位置，却不会影响上述主要接触结合区。因此，所述延伸开槽141也有助于增加所述凸块下金属层17与接垫16之间的裂缝成长路径，而延缓所述凸块下金属层17结构失效的时间。因此，本发明的半导体晶圆可兼具加强应力缓冲效果及增加导电凸块15电性连接可靠度的功效。
请参照图4所示，图4是本发明另一实施例的半导体晶圆的剖面示意图。相较于图3A实施例的半导体晶圆，图4实施例的不同之处在于所述导电凸块为铜柱凸块18，其顶面可进一步依序形成一镍层19与一焊锡材料20。
请参照图6A~6D所示，其分别概要揭示制作以图4实施例为例的半导体晶圆的导电凸块的结构示意图，各图中左、右两半分别示意出所述开口结构14的延伸开槽141及中心开口140，以供对照。
请参照图6A所示，首先在半导体晶圆的芯片10上成形所述绝缘层13，并且通过光刻工艺成形包含中心开口140与延伸开槽141的开口结构14，使开口结构14对应裸露所述芯片10的有源表面上的接垫16；接着进一步于所述绝缘层13上(连同开口结构14)成形所述凸块下金属层17；
接着，请参照图6B，在所述凸块下金属层17的表面涂布光刻胶22，再通过曝光显影等步骤移除部份光刻胶22，使对应开口结构14位置的所述凸块下金属层17裸露；
随后，请参照图6C，在裸露的所述凸块下金属层17上电镀铜柱凸块18，以作为所述导电凸块，并且在铜柱凸块18的顶面依序形成一镍层19及一焊锡材料20；
然后，请参照图6D，接着移除剩余的光刻胶22，并且对移除剩余光刻胶22后所裸露的所述凸块下金属层17进行蚀刻工艺，使相邻的铜柱凸块18绝缘隔开，最后在通过回流焊步骤，即制作完成本发明图4实施例的半导体晶圆的导电凸块的结构。
进一步参考图5所示，图5是本发明一实施例的半导体封装构造的局部剖面示意图。所述半导体封装构造包含从上述的半导体晶圆切割下的芯片10之外，还包含一封装基板30与封装胶材33。
所述封装基板30可由玻璃纤维及环氧树脂先构成其绝缘层，再由绝缘层与电路层交替堆叠而成。所述封装基板30的上表面设有数个电性连接部31，例如铜凸块，其下表面则设有锡球32。所述芯片10则通过所述导电凸块15电性连接所述封装基板30的上表面的数个电性连接部31。
所述封装胶材33可以是例如环氧树脂，其设于所述封装基板33的表面上而包覆所述芯片10。
相较于现有的半导体晶圆无法同时提升应力缓冲效果与凸块结合可靠度，本发明的半导体晶圆与半导体封装构造通过所述钝化层的开口结构具有中心开口与延伸开槽，将可以较小的中心开口使钝化层提供较多的缓冲区域，并以延伸开槽增加凸块下金属层与接垫的结合面积，因此本发明可以提供较佳的应力缓冲效果，并且增加凸块下金属层的裂缝成长路径，延缓凸块下金属层结构失效的时间，进而加强凸块结合的可靠度。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (10)

1.一种半导体晶圆，其特征在于：所述半导体晶圆包含︰
多个芯片，每一所述芯片具有一有源表面及多个成形于所述有源表面上的接垫；
一绝缘层，形成于所述芯片的有源表面上，并具有多个对应裸露所述接垫的开口结构，所述开口结构包含一中心开口及至少两延伸开槽，所述中心开口的孔径小于所述接垫的直径，所述延伸开槽从所述中心开口边缘放射状向外延伸并与所述接垫的边缘保持一间距；
多个凸块下金属层，分别形成于所述开口结构上而电性连接所述接垫；以及
多个导电凸块，分别形成于所述凸块下金属层上。
2.如权利要求1所述的半导体晶圆，其特征在于：至少两所述延伸开槽彼此相对呈180度。
3.如权利要求1所述的半导体晶圆，其特征在于：所述绝缘层的开口结构包含四个所述延伸开槽，任两相邻的所述延伸开槽的夹角呈90度。
4.如权利要求1所述的半导体晶圆，其特征在于：所述绝缘层的开口结构包含八个所述延伸开槽，任两相邻的所述延伸开槽的夹角呈45度。
5.如权利要求1所述的半导体晶圆，其特征在于：所述绝缘层为非导电型有机高分子材料；所述导电凸块是锡凸块或铜柱凸块。
6.如权利要求1所述的半导体晶圆，其特征在于：所述凸块下金属层为镍/金复合层、钛/铜复合层或焊锡材料。
7.一种半导体封装构造，其特征在于：所述半导体封装构造包含︰
一封装基板；
一芯片，通过多个导电凸块电性连接所述封装基板的一表面上，所述芯片具有一有源表面及多个成形于所述有源表面上的接垫，所述有源表面上设有一绝缘层，所述绝缘层具有多个对应裸露所述接垫的开口结构，所述开口结构包含一中心开口及至少两延伸开槽，所述中心开口的孔径小于所述接垫的直径，所述延伸开槽从所述中心开口边缘放射状向外延伸并与所述接垫的边缘保持一间距；每一所述开口结构上设有一凸块下金属层，所述凸块下金属层电性连接所述接垫与所述导电凸块；以及
一封装胶材，设于所述封装基板的表面上而包覆所述芯片。
8.如权利要求7所述的半导体封装构造，其特征在于：至少两所述延伸开槽彼此相对呈180度。
9.如权利要求7所述的半导体封装构造，其特征在于：所述绝缘层的开口结构包含四个所述延伸开槽，任两相邻的所述延伸开槽的夹角呈90度。
10.如权利要求7所述的半导体封装构造，其特征在于：所述绝缘层的开口结构包含八个所述延伸开槽，任两相邻的所述延伸开槽的夹角呈45度。
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