CN103165442A - 背面图形化的方法 - Google Patents

背面图形化的方法 Download PDF

Info

Publication number
CN103165442A
CN103165442A CN2011104126607A CN201110412660A CN103165442A CN 103165442 A CN103165442 A CN 103165442A CN 2011104126607 A CN2011104126607 A CN 2011104126607A CN 201110412660 A CN201110412660 A CN 201110412660A CN 103165442 A CN103165442 A CN 103165442A
Authority
CN
China
Prior art keywords
back side
silicon
silicon chip
alignment mark
patterned method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011104126607A
Other languages
English (en)
Other versions
CN103165442B (zh
Inventor
王雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN201110412660.7A priority Critical patent/CN103165442B/zh
Priority to US13/712,059 priority patent/US8772125B2/en
Publication of CN103165442A publication Critical patent/CN103165442A/zh
Application granted granted Critical
Publication of CN103165442B publication Critical patent/CN103165442B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明公开了一种背面图形化的方法，包括以下步骤：将器件硅片A的背面A2向上，在A2上形成进入硅本体的深沟槽的对准标记；对器件硅片A的背面A2采用正面光刻工艺，进行注入或刻蚀形成背面图形区；对器件硅片A的背面A2采用正面成膜工艺，沉积研磨阻挡层；将器件硅片A反转，将器件硅片的背面A2与衬底硅片B的正面B1进行键合，使器件硅片A的正面A1向上；从正面研磨器件硅片A正面A1至所需要的厚度D2，并露出深沟槽对准标记；形成正面器件结构；对键合后的硅片，从衬底硅片B的背面B2开始进行研磨，直至研磨阻挡层；去除研磨阻挡层。本发明不使用背面工艺与设备，实现背面图形化，从而大幅度降低生产成本，同时兼容薄片工艺。

Description

背面图形化的方法
技术领域
本发明属微电子芯片制造领域中在硅片两面均须形成图形的器件制造方法。
背景技术
对于某些功率元件，如RC-IGBT(Reverse-Conductor IGBT，反向互联绝缘栅双极型晶体管IGBT)，需要在硅片正面和背面同时形成器件结构，因此需要在硅片的两面都形成图形，且需要实现正面和背面图形的对准。
通常的做法是使用特殊的光刻设备和工艺，即背面对准工艺，即将对准标记做在正面，将硅片反转作背面光刻时，利用正面的对准标记进行对准。由于此时正面朝下，因此需要使用特殊的对准方法。按所使用的对准光源分，常用的方法有两种，一种为红外，一种为可见光。按照其对准的方式分，常用的方法也可分为两种，即反射和透射两种，所有的目前的对准方式均为以上两种的组合。
当使用红外时，由于其物理特性决定，红外的反射率和透射率都对材料有严格要求，如硅片厚度，掺杂类型及掺杂浓度，正面图形是否为金属等，都会对信号强度和信噪比产生很大影响。因此对于确定的对准方式，必须使用固定的工艺步骤，在哪步做背面光刻对工艺集成有非常严格的要求，同时对掺杂的杂质种类和浓度都有很高要求，严重限制了器件特性。对于不同的器件生产，就必须配置不同种类的设备，因此其成分非常高昂。
当使用可见光时，因为可见光无法穿透硅片，只能采用反射式，而做背面光刻时，正面的对准标记在下方，因此需要在硅片承载平台上打孔，把光从背面引入，而硅片承载平台同时又要吸附硅片，因此其打孔的位置和大小均有限定。因此对于电路版图设计有很严格的要求。同时为了保护正面已经形成的图形，需要贴膜保护，由于使用的可见光，因此要求贴膜必须透明且光学性质均匀稳定，因此对贴膜又提出了很高的要求。
因此无论使用哪种方法，其设备都是特制的，其成本很高，而且工艺也要与之匹配，导致该类型的器件生产成本长期居高不下。
同时对于其他背面工艺，如背面注入，金属化等，也都需要使用特殊设备，因此最好可以避免使用背面工艺。
同时对于某些特定器件，其硅片的厚度与其击穿电压密切相关，对于硅材料而言，其击穿电压约为10v/微米，因此对于常用的民用消费级电子产品而言，其工作电压为110V-380V的交流电，因此其典型击穿电压为600V左右，如果采用硅基集成器件，其硅片厚度通常＜100微米，典型的为50～60微米，无法采用正常的硅片加工工艺进行。必须使用载片，按载片的类型分，大致为有机薄膜，玻璃，硅片，金属等。而载片又大大制约了后续加工工艺，如有机薄膜和玻璃无法静电吸附，必须整条生产线都换用特殊的吸附设备；金属和硅片不透光，无法做背面工艺等等。因此目前没有有效的适合大规模生产的薄片双面图形工艺的方法(硅片厚度＜150微米)。
发明内容
本发明所要解决的技术问题是提供一种背面图形化的方法，它可以不使用背面工艺与设备，实现背面图形化，从而大幅度降低生产成本，同时兼容薄片工艺。
为了解决以上技术问题，本发明提供了一种背面图形化的方法，使用两片硅片，其中一片为器件硅片A，另一片为衬底硅片B，包括以下步骤：将器件硅片A的背面A2向上，在A2上形成进入硅本体的深沟槽的对准标记；对器件硅片A的背面A2采用正面光刻工艺，进行注入或刻蚀形成背面图形区；对器件硅片A的背面A2采用正面成膜工艺，沉积研磨阻挡层；将器件硅片A反转，将器件硅片的背面A2与衬底硅片B的正面B1进行键合，使器件硅片A的正面A1向上；从正面研磨器件硅片A正面A1至所需要的厚度D2，并露出深沟槽对准标记；以深沟槽对准标记，在器件硅片A正面A1形成正面器件结构；对键合后的硅片，从衬底硅片B的背面B2开始进行研磨，直至研磨阻挡层；去除研磨阻挡层，形成器件结构。
本发明的有益效果在于：不使用背面工艺与设备，实现背面图形化，从而大幅度降低生产成本，同时兼容薄片工艺。
步骤1形成的沟槽，其深度D1大于最终形成器件时的硅片厚度D2。
步骤1形成的沟槽，为中空结构。
步骤1形成的沟槽，沟槽内填充材料，其填充材料为硅Si，氧O，氮N，碳C的无机非金属化合物。所述填充材料可以为氮化硅SiN或氮氧化硅SiON或二氧化硅。优选二氧化硅。
步骤1形成的沟槽，其填充材料为铝，铜，钨金属材料。
步骤3形成的研磨阻挡层，其材料为硅Si，氧O，氮N，碳C的化合物。所述填充材料可以为氮化硅SiN或氮氧化硅SiON或二氧化硅。优选为二氧化硅，厚度为100埃～10微米。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是双面图形化的器件结构的示意图；
图2a是在器件硅片上形成背面图形区的示意图；
图2b是在器件硅片背面形成对准标记的示意图；
图2c是在器件硅片背面形成阻挡层的示意图；
图2d是将器件硅片反转，并与衬底硅片键合的示意图；
图2e是正面器件硅片减薄，将深沟槽结构露出的示意图；
图2f是以深沟槽结构为对准标记形成正面图形的示意图；
图2g是背面研磨至阻挡层的示意图；
图2h是去除阻挡层形成最终图形的示意图。
图中附图标记说明：
1正面图形区，2体区，31/32背面图形区，2a研磨前的器件硅片，33深沟槽，4阻挡层，5衬底硅片。
具体实施方式
本发明不使用背面工艺与设备，实现背面图形化，从而大幅度降低生产成本，同时兼容薄片工艺。本专利通过特定的工艺步骤，规避背面工艺，使所有的要进行制造的表面与对准标记出现在同一个面，从而避免使用背面对准。首先通过在硅片背面形成图形，同时形成一个深入硅片的对准记号，然后形成一个阻挡层，然后进行硅片键合，之后对上表面进行研磨抛光，并使对准标记露出，从而形成对准标记进行后续的正面工艺。当正面工艺全部完成后，在对背面进行研磨抛光，并以阻挡层为终止层，再去除阻挡层，进行背面金属化，从而形成了双面图形化且对准的器件。
同时通过先形成背面图形再形成正面图形，从而规避了常见先形成正面器件，导致承载工艺和热预算控制要求高的弊病。
如图1、图2a-图2h所示一种背面图形化的方法，需要使用两片硅片，其中一片为器件硅片A，另一片为衬底硅片B，采用以下工艺流程：
1)如图2a所示，将器件硅片A的背面A2向上，在A2上形成进入硅本体的深沟槽的对准标记；
2如图2b所示，以深沟槽对准标记，对器件硅片A的背面A2采用正面工艺，进行成膜、光刻、注入或刻蚀形成背面图形区；
3)如图2c所示，对器件硅片A的背面A2采用正面成膜工艺，沉积研磨阻挡层；
4)如图2d所示，将器件硅片A反转，将器件硅片的背面A2与衬底硅片B的正面B1进行键合，使器件硅片A的正面A1向上；
5)如图2e所示，从正面研磨器件硅片A正面A1至所需要的厚度D2，并露出深沟槽对准标记；
6)如图2f所示，以深沟槽对准标记，对器件硅片A正面A1进行后续工艺，形成正面器件结构；
7)如图2g所示，对键合后的硅片，从衬底硅片B的背面B2开始进行研磨，直至研磨阻挡层；
8)如图2h所示，去除研磨阻挡层，形成最终器件结构。
以额定击穿电压1200V，厚度D2为80～100微米的RC-IGBTReverse-Conductor IGBT，反向互联绝缘栅双极型晶体管IGBT)形成为例，正面需要形成IGBT器件，背面在IGBT图形下方需要形成P/N分布。具体来说，包括以下步骤：
1.采用正常725微米厚的器件硅片A，将硅片反转，将背面A2朝上，通过正面光刻，形成对准图形，然后通过干法刻蚀刻蚀硅本体形成沟槽，其深度D1为100～150微米。
2.填充二氧化硅，并作表面平坦化，去除对准标记以外区域，硅片表面的二氧化硅。
3.进行背面P型与N型区域注入的光刻图形化与相应的注入工艺，此时以对准标记为记号进行对准。
4.沉积二氧化硅研磨阻挡层，厚度约0.2～1微米。
5.将硅片反转，将背面A2(此时表面为二氧化硅)与衬底硅片B的正面B1进行键合，并进行退火处理，约1000～1300摄氏度，1～12小时，此时两片硅片键合到一起，具有一定的机械强度。此时硅片正面为器件硅片A的正面A1，背面为衬底硅片B的背面B2。
6.对键合后的硅片从A1面进行研磨，直至器件硅片A1厚度到正常器件所需厚度80～100微米，此时对准标记因为已经超过了硅片厚度，被研磨露出，同时沟槽内充填的二氧化硅可以作为研磨阻挡层，保护对准标记不被一并膜去。此时硅片正面具有和背面公用的对准标记，后续的对准均可采用此标记。
7.为了加强对准标记的效果，可以追加一个采用氢氟酸HF药液为主的二氧化硅的湿法刻蚀，使沟槽中的二氧化硅界面低于硅表面500埃以上。
8.以沟槽对准标记为正反面对准标准进行后续正面工艺，直至形成所有的器件结构。
9.当正面器件全部形成完整后，从衬底硅片B的背面B2开始进行研磨，直至研磨阻挡层二氧化硅，然后进行二氧化硅层研磨去除，直至背面A1完全露出。
因为背面研磨量很大，采用二氧化硅阻挡层可以精确控制背面P/N掺杂的最终垂直厚度。
本发明并不限于上文讨论的实施方式。以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围。以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。

Claims (10)

1.一种背面图形化的方法，其特征在于，使用两片硅片，其中一片为器件硅片A，另一片为衬底硅片B，包括以下步骤：
将器件硅片A的背面A2向上，在A2上形成进入硅本体的深沟槽的对准标记；
以深沟槽对准标记，对器件硅片A的背面A2采用正面工艺，进行成膜、光刻、注入或刻蚀形成背面图形区；
对器件硅片A的背面A2采用正面成膜工艺，沉积研磨阻挡层；
将器件硅片A反转，将器件硅片的背面A2与衬底硅片B的正面B1进行键合，使器件硅片A的正面A1向上；
从正面研磨器件硅片A正面A1至所需要的厚度D2，并露出深沟槽对准标记；
以深沟槽对准标记，在器件硅片A正面A1形成正面器件结构；
对键合后的硅片，从衬底硅片B的背面B2开始进行研磨，直至研磨阻挡层；
去除研磨阻挡层，形成器件结构。
2.如权利要求1所述的背面图形化的方法，其特征在于，步骤1形成的沟槽，其深度D1大于形成器件时的硅片厚度D2。
3.如权利要求1所述的背面图形化的方法，其特征在于，步骤1形成的沟槽，为中空结构。
4.如权利要求1所述的背面图形化的方法，其特征在于，步骤1形成的沟槽，沟槽内填充材料，其填充材料为硅Si、氧O、氮N、碳C的无机非金属化合物。
5.如权利要求4所述的背面图形化的方法，其特征在于，所述填充材料为氮化硅SiN或氮氧化硅SiON或二氧化硅。
6.如权利要求5所述的背面图形化的方法，其特征在于，所述填充材料为二氧化硅。
7.如权利要求1所述的背面图形化的方法，其特征在于，步骤1形成的沟槽，其填充材料为铝、铜、钨金属材料。
8.如权利要求1所述的背面图形化的方法，其特征在于，步骤3形成的研磨阻挡层，其材料为硅Si，氧O，氮N，碳C的化合物。
9.如权利要求8所述的背面图形化的方法，其特征在于，所述填充材料为氮化硅SiN或氮氧化硅SiON或二氧化硅。
10.如权利要求9所述的背面图形化的方法，其特征在于，所述填充材料为二氧化硅，厚度为100埃至10微米。
CN201110412660.7A 2011-12-12 2011-12-12 背面图形化的方法 Active CN103165442B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201110412660.7A CN103165442B (zh) 2011-12-12 2011-12-12 背面图形化的方法
US13/712,059 US8772125B2 (en) 2011-12-12 2012-12-12 Method of double-sided patterning

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110412660.7A CN103165442B (zh) 2011-12-12 2011-12-12 背面图形化的方法

Publications (2)

Publication Number Publication Date
CN103165442A true CN103165442A (zh) 2013-06-19
CN103165442B CN103165442B (zh) 2015-08-19

Family

ID=48572348

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110412660.7A Active CN103165442B (zh) 2011-12-12 2011-12-12 背面图形化的方法

Country Status (2)

Country Link
US (1) US8772125B2 (zh)
CN (1) CN103165442B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014206174A1 (zh) * 2013-06-24 2014-12-31 无锡华润上华半导体有限公司 非穿通型反向导通绝缘栅双极型晶体管的制造方法
CN104576310A (zh) * 2013-10-16 2015-04-29 上海华虹宏力半导体制造有限公司 应用于半导体背面对准和导通的制作方法
CN105502284A (zh) * 2015-12-10 2016-04-20 上海集成电路研发中心有限公司 一种晶圆背面对准的工艺集成方法
CN107634027A (zh) * 2017-08-25 2018-01-26 上海微阱电子科技有限公司 一种用于三维集成工艺的光刻对准方法
CN109534283A (zh) * 2018-11-15 2019-03-29 赛莱克斯微***科技（北京）有限公司 一种微机电器件制备方法及装置
CN110600414A (zh) * 2019-08-01 2019-12-20 中国科学院微电子研究所 晶圆异构对准方法及装置
CN111952364A (zh) * 2019-05-14 2020-11-17 芯恩（青岛）集成电路有限公司 一种逆导型绝缘栅双极型晶体管及其制备方法
CN113161293A (zh) * 2020-12-30 2021-07-23 上海朕芯微电子科技有限公司 新型功率器件及其划片方法、芯片级封装方法和封装结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833021B2 (en) * 2017-06-29 2020-11-10 Alpha And Omega Semiconductor (Cayman) Ltd. Method for precisely aligning backside pattern to frontside pattern of a semiconductor wafer
CN111599754B (zh) * 2020-06-19 2022-03-15 绍兴同芯成集成电路有限公司 一种超薄晶圆加工工艺
CN111710647B (zh) * 2020-07-06 2022-03-15 绍兴同芯成集成电路有限公司 一种开窗孔双面电镀厚铜膜工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030148635A1 (en) * 2000-07-07 2003-08-07 Norio Hasegawa Method of manufacturing integrated circuit
CN1567532A (zh) * 2003-07-03 2005-01-19 旺宏电子股份有限公司 叠合标记的结构以及其形成方法
CN1938851A (zh) * 2004-03-25 2007-03-28 英飞凌科技股份公司 使用辅助凹槽特别是使用对准标记制造集成电路装置的方法及集成电路装置
JP2007273971A (ja) * 2006-03-08 2007-10-18 Asml Netherlands Bv 改良されたリソグラフィ用アライメント方法及びシステム
CN101789386A (zh) * 2009-01-24 2010-07-28 南亚科技股份有限公司 晶片对准的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008007173A1 (en) * 2006-07-06 2008-01-17 Freescale Semiconductor, Inc. Wafer and method of forming alignment markers
JP2008205091A (ja) * 2007-02-19 2008-09-04 Fujifilm Corp 電子デバイス及びその製造方法並びに電子デバイス用シリコン基板
JP2010171038A (ja) * 2009-01-20 2010-08-05 Toshiba Corp 固体撮像装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030148635A1 (en) * 2000-07-07 2003-08-07 Norio Hasegawa Method of manufacturing integrated circuit
CN1567532A (zh) * 2003-07-03 2005-01-19 旺宏电子股份有限公司 叠合标记的结构以及其形成方法
CN1938851A (zh) * 2004-03-25 2007-03-28 英飞凌科技股份公司 使用辅助凹槽特别是使用对准标记制造集成电路装置的方法及集成电路装置
JP2007273971A (ja) * 2006-03-08 2007-10-18 Asml Netherlands Bv 改良されたリソグラフィ用アライメント方法及びシステム
CN101789386A (zh) * 2009-01-24 2010-07-28 南亚科技股份有限公司 晶片对准的方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014206174A1 (zh) * 2013-06-24 2014-12-31 无锡华润上华半导体有限公司 非穿通型反向导通绝缘栅双极型晶体管的制造方法
CN104576310A (zh) * 2013-10-16 2015-04-29 上海华虹宏力半导体制造有限公司 应用于半导体背面对准和导通的制作方法
CN104576310B (zh) * 2013-10-16 2017-08-08 上海华虹宏力半导体制造有限公司 应用于半导体背面对准和导通的制作方法
CN105502284A (zh) * 2015-12-10 2016-04-20 上海集成电路研发中心有限公司 一种晶圆背面对准的工艺集成方法
CN107634027A (zh) * 2017-08-25 2018-01-26 上海微阱电子科技有限公司 一种用于三维集成工艺的光刻对准方法
CN109534283A (zh) * 2018-11-15 2019-03-29 赛莱克斯微***科技（北京）有限公司 一种微机电器件制备方法及装置
CN109534283B (zh) * 2018-11-15 2020-09-25 赛莱克斯微***科技（北京）有限公司 一种微机电器件制备方法及装置
CN111952364A (zh) * 2019-05-14 2020-11-17 芯恩（青岛）集成电路有限公司 一种逆导型绝缘栅双极型晶体管及其制备方法
CN111952364B (zh) * 2019-05-14 2024-01-26 芯恩（青岛）集成电路有限公司 一种逆导型绝缘栅双极型晶体管及其制备方法
CN110600414A (zh) * 2019-08-01 2019-12-20 中国科学院微电子研究所 晶圆异构对准方法及装置
CN113161293A (zh) * 2020-12-30 2021-07-23 上海朕芯微电子科技有限公司 新型功率器件及其划片方法、芯片级封装方法和封装结构

Also Published As

Publication number Publication date
US20130149836A1 (en) 2013-06-13
CN103165442B (zh) 2015-08-19
US8772125B2 (en) 2014-07-08

Similar Documents

Publication Publication Date Title
CN103165442B (zh) 背面图形化的方法
CN103050480B (zh) 硅片的背面图形化的工艺方法
CN103811407B (zh) 硅片的背面图形化的工艺方法
CN105359256B (zh) 用于高管芯破裂强度和平滑的侧壁的激光划片和等离子体蚀刻
JP5547212B2 (ja) 半導体装置の製造方法
CN104733300B (zh) 一种键合晶片的减薄方法
CN104022123A (zh) 一种柔性显示基板及其制备方法、柔性显示装置
CN103227111B (zh) 半导体器件的制造方法
CN102738060B (zh) 一种goi晶片结构的制备方法
CN104979223B (zh) 一种晶圆键合工艺
CN104576310A (zh) 应用于半导体背面对准和导通的制作方法
GB201121659D0 (en) Substrates for semiconductor devices
CN101958374B (zh) 发光元件及其制造方法
CN104078346A (zh) 半导体器件的平坦化方法
CN103854972A (zh) 改善晶圆表面翘曲的方法
US20220365275A1 (en) Semiconductor structure and method of forming the same
CN105047536A (zh) 用于碳化硅器件的对准标记及其制备方法
CN104282549A (zh) 一种背面结构的保护方法
CN204946904U (zh) 半导体衬底
JP5444648B2 (ja) 半導体装置の製造方法
CN105378910B (zh) 用于形成晶片的背面处理的对准特征的装置和方法
CN105118838B (zh) 一种阵列基板及其制作方法、显示面板、显示装置
CN104112778A (zh) 一种薄膜晶体管及其制造方法、显示装置
CN104576356B (zh) 一种化学机械研磨的方法
CN104241124A (zh) 非穿通型反向导通绝缘栅双极型晶体管的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140110

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TA01 Transfer of patent application right

Effective date of registration: 20140110

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant