CN103094283B - 8-bit半导体存储单元、制作方法及其存储单元阵列 - Google Patents
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Abstract
本发明提供了一种8-bit半导体存储单元及形成方法、存储单元阵列。8-bit半导体存储单元包括一个源极区、四个漏极区、四个栅极区、四条带状半导体鳍状物以及八个电荷存储复合层；其中，四个漏极在源极外侧对称设置，且每个漏极与源极之间设置有具有沟道区域的带状半导体鳍状物；四个栅极的每一个设置在每两个相邻的带状半导体鳍状物之间，并且栅极通过具有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触。因此，利用该崭新的结构，巧妙的实现了存储单元的8-bit存储，并进一步提高存储单元的存储密度。
Description
技术领域
本发明涉及半导体存储器领域，尤其涉及一种8-bit半导体存储单元、制作方法及其存储单元阵列。
背景技术
作为半导体存储器的一种，多晶硅浮栅存储单元结构(FloatingGate)已被广泛的应用。一般的，1-bit多晶硅浮栅存储单元结构1包括半导体衬底2、半导体衬底上形成包括源极3及漏极4的有源区，在有源区上依次构成阻挡氧化层5、浮栅6、隧穿氧化层7及控制栅8，阻挡氧化层5、浮栅6、隧穿氧化层7构成电荷存储复合层9，如图1所示。进行编程时，漏极4和控制栅8都加上较高的编程电压，源极3则接地。这样大量电子从源极3流向漏极4，形成相当大的电流，产生大量热电子，并从衬底2中俘获电子，由于电子的密度大，有的电子就到达了衬底2与浮栅6之间，这时由于控制栅8加有高电压，在电场作用下，这些电子通过隧穿氧化层7到达浮栅6，并在浮栅6上形成电子团。浮栅6上的电子团即使在掉电的情况下，仍然会存留在浮栅6上，所以信息能够长期保存。
随着半导体存储器件的小型化、微型化，由于多晶硅浮栅存储结构因为叠层厚度过大，对隧穿氧化层绝缘性要求过高而难以适应未来存储器的发展要求。基于绝缘性能优异的氮化硅的SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)非易失性存储器件(Non-volatilememory)，以其相对于传统多晶硅浮栅存储器更强的电荷存储能力、易于实现小型化和工艺简单等特性而重新受到重视。
常规的1-bitSONOS存储单元的结构参考图2所示，SONOS存储单元包括P型半导体衬底10和设置在该P型半导体衬底10的预定区域上的栅叠层11。源区12和漏区14形成在P型半导体衬底10中栅叠层11的侧面处，向其注入N型导电杂质。源区12和漏区14在栅叠层11的下面延伸。在栅叠层11的下面，沟道区16形成在源区12和漏极14之间。栅叠层11包括形成在包括P型半导体衬底10的沟道区16在内的预定区域上的电荷存储复合层24和形成在该电荷存储复合层24上的栅导电层26，即控制栅。该存储节点24包括形成在包括P型半导体衬底10的沟道区16在内的预定区域上的隧道氧化物层18、形成在隧道氧化物层18上的氮化物层20和形成在该氮化物层20上的阻挡氧化物层22。该氮化物层20用于俘获隧穿进入隧道氧化物层18内的电子，并在其内具有俘获位置，形成俘获在氮化物层20中的电子28。阻挡氧化层22用来防止俘获的氮化物层20中的电子28移动到栅导电层26。
尽管浮栅以及SONOS结构的存储单元都有着优异的存储性能，但是常规的1-bit存储单元在存储容量上已不能满足人们对存储器小型化、大存储容量的要求，为了更好的适应实际应用，围绕半导体存储器存储性能的改进，尤其是提高其存储密度一直为研究者所关注。
LEEYK，etal.Twin-BitSilicon-Oxide-Nitride-Oxide-Silicon(SONOS)MemorybyInvertedSidewallPatterning(TSM-ISP)IEEETNanotechnology，2003，2(4)：246-252，以及LEEYK，etal.TwinSONOSMemorywith30nmStorageNodesunderaMergedGateFabricatedwithInvertedSidewallandDamasceneProcess，IEEEElectrDeviceL，2004，25(5)：317-319都公开了一种2-bitSONOS存储单元，其利用倒转边墙成形(InvertedSide-wallPatterning，ISP)，通过边墙形成门栅，阻止两边电荷的横向位移，防止写入的电荷相互影响，实现了2-bit的存储。同时，亦有通过发展多电平(multilevel)技术，通过精确控制控制栅上电压，实现在浮栅结构上一个单元存储多个数据。
由于FinFET(FinField-effecttransistor，鳍式场效晶体管)结构的发明，引起了将FinFET应用在存储领域的探索，如CN1751392A公开了一种鳍式场效应晶体管存储单元、鳍式场效应晶体管存储单元配置及制造鳍式场效应晶体管存储单元的方法，其将鳍式场效应晶体管为基础的存储单元的电荷存储层配置在栅极区域与该栅极区域上的字线区域间，利用源极侧或漏极侧注入的方式进行对电荷存储层编程。
再者，SunyeongLee，etal.NonvolatileMemoryCellWithT-GateandI-shapedFinFETStructure，IEEETRANSACTIONSONELECTRONDEVICES，VOL.57，NO.8，AUGUST2010，也公开了一种利用FinFET结构形成的4-bit存储单元，其通过构造I型有源区及T型栅极，实现了4-bit的存储单元。
发明内容
本发明提供了一种8-bit半导体存储单元及形成方法、存储单元阵列，以实现存储单元的8-bit存储，并进一步提高存储单元的存储密度。
本发明采用的技术手段如下：一种8-bit半导体存储单元，包括设置在半导体衬底上的源极区和漏极区、半导体鳍状物、栅极区，以及在所述有源区和栅极区之间的、具有电荷俘获层的电荷存储复合层，其特征在于，所述半导体存储单元包括一个源极区、四个漏极区、四个栅极区、四条带状半导体鳍状物以及八个电荷存储复合层；
其中，所述四个漏极在所述源极外侧对称设置，且每个所述漏极与所述源极之间设置有具有沟道区域的带状半导体鳍状物；
所述四个栅极的每一个设置在每两个相邻的所述带状半导体鳍状物之间，并且所述栅极通过所述具有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触。
进一步，所述栅极区成直角折弯状，且所述直角折弯状栅极的两端通过所述电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触。
进一步，所述电荷存储复合层包括从所述半导体鳍状物沟道区侧至栅极区依次设置的隧道氧化物层、氮化物层和阻挡氧化物层。
进一步，所述电荷存储复合层包括从源极区至栅极依次设置的隧道氧化物层、浮栅层和阻挡氧化物层。
进一步，所述衬底为P型半导体衬底，所述氮化物层由Si3N4构成。
进一步，所述衬底为P型半导体衬底，所述浮栅层由多晶硅构成。
进一步，所述存储单元还包括设置在半导体衬底上的场氧化层，所述源极区和漏极区、半导体鳍状物、栅极区，以及电荷存储复合层设置于所述场氧化层之上。
进一步，所述漏极区、半导体鳍状物、栅极区和电荷存储复合层外侧设置有氧化层。
本发明还提供了一种8-bit半导体存储单元的形成方法，包括：
提供半导体衬底，并在所述半导体衬底上刻蚀形成四条半导体鳍状物；其中，所述四条半导体鳍状物具有一个公共端区域，且所述四条半导体鳍状物成带状，并以所述公共端区域为中心对称；
氧化所述半导体鳍状物，在所述半导体鳍状物上形成第一氧化层；
在所述任两条相邻带状半导体鳍状物之间沉积多晶硅，并刻蚀形成栅极区；
氧化所述栅极区，在所述栅极区上形成第二氧化层；
在所述栅极区与其两侧相邻带状半导体鳍状物之间沉积形成电荷俘获层；
对所述带状半导体鳍状物掺杂在所述公共端区形成源极区、在所述带状半导体鳍状物异于公共端区的一端形成漏极区，并在所述源极区与漏极区之间形成沟道区。
进一步，所述形成四条半导体鳍状物的步骤包括：
在所述衬底上形成图案化的硬掩膜，所述图案化的硬掩膜呈十字型，对称的设置有四条带状区；
以所述硬掩膜对所述衬底进行刻蚀，形成具有公共端区且以所述公共端区域为中心对称的四条带状半导体鳍状物；
去除所述硬掩膜，在衬底上形成包围所述四条带状半导体鳍状物的场氧化层。
进一步，所述场氧化层厚度小于所述半导体鳍状物厚度。
进一步，所述形成栅极的步骤包括：
在场氧化层上、且在所述任两条相邻带状半导体鳍状物之间沉积多晶硅；
在所述多晶硅上形成图案化光刻胶，并以图案化光刻胶为掩膜刻蚀所述多晶硅，形成直角折弯状栅极区，且所述栅极区折弯的两端成凹形，所述凹形端包括突起部和中空部，并通过凹形栅极的突起部与所述栅极区两侧带状半导体鳍状物接触。
进一步，所述氧化栅极包括将所述凹形栅极的突起部完全氧化的步骤。
进一步，所述形成电荷俘获层的步骤包括在所述栅极区凹形端中空部沉积电荷俘获层材料。
进一步，所述电荷俘获层材料为多晶硅或氮化物。
进一步，所述衬底为P型半导体衬底，所述氮化物为Si3N4。
进一步，通过离子注入掺杂所述带状半导体鳍状物的所述公共端区、异于公共端区的一端及上述两端之间的区域分别形成源极区、形成漏极区及形成沟道区
进一步，在形成源极和漏极后，还包括对所得到的半导体结构表面进行化学机械抛光的步骤，以及在化学机械抛光后在抛光面生成氧化层的步骤。
本发明还提供了一种8-bit半导体存储单元阵列，包括多个成横纵阵列排布的8-bit半导体存储单元、多个位线及多个字线，其特征在于，半导体存储单元包括一个源极、四个漏极、四个栅极、四条带状半导体鳍状物以及八个电荷存储复合层；
其中，所述四个漏极在所述源极外侧对称设置，且每个所述漏极与所述源极之间设置有具有沟道区域的带状半导体鳍状物；
所述四个栅极的每一个设置在每两个相邻的所述带状半导体鳍状物之间，并且所述栅极通过所述具有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触；
所述半导体存储单元，第一漏极与第三漏极相对设置，第二漏极与第四漏极相对设置，第一栅极与第三栅极相对设置，第二栅极与第四栅极相对设置；
每横列存储单元的第二漏极与该横列存储单元的第二漏极形成一个位线，第四漏极与该横列存储单元的第四漏极形成一个位线；
每纵列存储单元的第一漏极与该纵列存储单元的第一漏极形成一个位线，第三漏极与该纵列存储单元的第三漏极形成一个位线；
每纵列存储单元中第一和第三栅极形成一个字线，且每纵列存储单元中第二和第四栅极形成一个字线。
本发明通过结构上的改变，使在一个半导体存储单元中实现了8-bit存储，且其制造方法能与现有工艺相适应，在不增加过多工艺成本的基础上实现了高密度存储。
附图说明
图1为现有多晶硅浮栅存储单元结构示意图；
图2为现有1-bitSONOS存储单元结构示意图；
图3为本发明8-bit半导体存储单元结构俯视图；
图4为本发明8-bit半导体存储单元形成方法流程图；
图5a～图5g为本发明8-bit半导体存储单元形成方法示意图；
图6为本发明8-bit半导体存储单元阵列示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
为了清楚描述本发明的结构及方法，在此定义如下词汇含义：
“相对”是指两者以对称点中心对称，“相邻”则是指两者相临近。
本发明提供了一种8-bit存储单元，包括设置在半导体衬底上的源极区和漏极区、半导体鳍状物、栅极区，以及在所述有源区和栅极之间的、具有电荷俘获层的电荷存储复合层。
图3为本发明半导体存储单元的俯视图，如图3所示的半导体存储单元，包括一个源极区S、四个漏极区D1～D4、四个栅极区G1～G4、四条带状半导体鳍状物AA1～AA4以及八个电荷存储复合层B1～B8。
其中，带状半导体鳍状物AA1～AA4共用一个源极区S，四个漏极区D1～D4设置在带状半导体鳍状物AA1～AA4异于源极区S的一端，且对称设置，每个漏极区D1～D4与源极区S之间形成有沟道区(未示出)；
四个栅极区G1～G4均设置在每两个相邻的带状半导体鳍状物AA1～AA4之间，并且栅极区G1～G4与其两侧半导体鳍状物AA1～AA4之间分别设置有具有电荷俘获层的电荷存储复合层B1～B8。
栅极区G1～G4都成直角折弯状，其折弯的两端与栅极区G1～G4两侧的半导体鳍状物AA1～AA4通过具有电荷俘获层的电荷存储复合层B1～B8与半导体鳍状物AA1～AA4的沟道区接触。
以栅极区G1为例进一步说明本发明的半导体存储单元结构。栅极区G1的一端G1a通过电荷俘获复合层B1与漏极区D2与源极区S及半导体鳍状物AA2形成的有源区相接触，并G1a对应的设置在该有源区的沟道区处，栅极区G1的另一端G1b通过电荷存储复合层B8与漏极区D1与源极区S及半导体鳍状物AA1形成的有源区相接触，且G1b对应的设置在该有源区的沟道区处。
基于上述的构造，栅极区G1、电荷存储复合层B1以及其对应的有源区构成了一个完整的1-bit半导体存储单元结构，等同于将以往在半导体衬底上层叠设置的1-bit半导体存储单元结构放倒平置于半导体衬底上。同理，栅极区G1、电荷存储复合层B8以及其对应的有源区也构成了一个完整的1-bit半导体存储单元结构。
进一步的，栅极区G2～G4也分别都对应的构成了两个1-bit半导体存储单元结构。
所以，本发明提供的该半导体存储结构，通过巧妙的结构涉及和布局，利用一个源极区S、四个漏极区D1～D4、四个栅极区G1～G4、四条带状半导体鳍状物AA1～AA4以及八个电荷存储复合层B1～B8便即构成了8-bit半导体存储器结构。
作为优选的，电荷存储复合层B1～B8可以包括从半导体鳍状物AA1～AA4沟道区侧至栅极区G1～G4依次设置的隧道氧化物层、氮化物层(优选Si3N4)和阻挡氧化物层，进而形成的ONO结构的存储器；亦可以包括从源极区至栅极依次设置的隧道氧化物层、浮栅层(优选的多晶硅)和阻挡氧化物层，进而形成的浮栅结构的存储器。
本发明提供了上述8-bit半导体存储单元的制造方法，其流程如图4所示，包括步骤：
提供半导体衬底，并在半导体衬底上刻蚀形成四条半导体鳍状物；其中，四条半导体鳍状物具有一个公共端区域，且四条半导体鳍状物成带状，并以公共端区域为中心对称；
氧化半导体鳍状物，在半导体鳍状物上形成第一氧化层；
在任两条相邻带状半导体鳍状物之间沉积多晶硅，并刻蚀形成栅极区；
氧化栅极区，在栅极区上形成第二氧化层；
在栅极区与其两侧相邻带状半导体鳍状物之间沉积形成电荷俘获层；
对带状半导体鳍状物掺杂在公共端区形成源极区、在带状半导体鳍状物异于公共端区的一端形成漏极区，并在源极区与漏极区之间形成沟道区。
参照图5a～图5g，以下详细描述本发明8-bit半导体存储单元的制造方法流程。
提供半导体衬底，在半导体衬底1上形成图案化的硬掩膜，图案化的硬掩膜呈十字型，对称设置有四条带状区；
以硬掩膜对衬底进行刻蚀，形成具有公共端区且以公共端区域为中心对称的四条带状半导体鳍状物a～d，如图5a所示；
去除所述硬掩膜，在衬底上形成包围所述四条带状半导体鳍状物的场氧化层31，场氧化层31的厚度小于半导体鳍状物厚度，如图5b所示，图5b为图5a所示结构形成场氧化层31以后，沿A-A方向的截面图；
如图5c所示，氧化半导体鳍状物a～d，形成第一氧化层(未示出)；在场氧化层31上的任两条相邻带状半导体鳍状物之间沉积多晶硅32；
如图5d所示，在多晶硅32上形成图案化光刻胶(未示出)，并以图案化光刻胶为掩膜刻蚀多晶硅32，形成四个直角折弯状栅极区G1～G4，其中，栅极区折弯的两端成凹形，以栅极区G1为例说明其具体形状，图5e为图5d中栅极区G1的局部放大图，G1折弯的两凹形端(33a、33b)包括突起部(34a、34b)和中空部(35a、35b)，G1的突起部(34a、34b)与栅极区G1两侧带状半导体鳍状物a和b接触。
氧化栅极区G1～G4形成第二氧化层36b，并完全氧化凹形栅极的突起部，如图5f所示；
在栅极区G1～G4凹形端中空部沉积电荷俘获材料，为清楚描述，仍以局部放大的栅极区G1为例进行描述，如图5g所示：在G1凹形端中空部沉积电荷俘获材料36c，这样一来，氧化半导体鳍状物时形成的第一氧化层36a、沉积的电荷俘获材料36c及氧化栅极区形成的第二氧化层36b就堆叠成了的电荷存储复合层，其中，以第一氧化层36a为隧穿氧化层，第二氧化层36b为阻挡氧化层，电荷俘获材料36c可通过选择多晶硅或氮化物(如Si3N4)，进而形成浮栅结构或SONOS结构。
通过离子注入掺杂所述带状半导体鳍状物的公共端区、异于公共端区的一端及上述两端之间的区域分别形成源极区S、形成漏极区D1～D4及在源极区S后漏极区D1～D4之间分别形成沟道；
最后对所得到的半导体结构表面进行化学机械抛光，以及在化学机械抛光后在抛光面生成氧化层，便得到如图3所示的本发明8-bit半导体存储单元结构。
对于本领域技术人员所知晓的，衬垫氧化层、半导体鳍状物上的氧化层、栅极区氧化层和化学机械研磨后生成的氧化层除半导体鳍状物上的氧化层和栅极区氧化层的一部分作为了隧穿氧化层和阻挡氧化层外，其他的氧化层部分在本发明的8-bit半导体存储单元结构上其表面氧化层的作用，用于提高存储单元的表面击穿电压。
进一步，作为本发明中方法的一种具体实施例，且只对核心工艺流程进行了记载，对本领域技术人员熟知的必然执行的工艺过程并没有完全记录于本案；再者，其中各工艺的描述只限于定性阐述，对工艺数值不做限制，本领域技术人员可根据具体条件和经验进行选择，此也应属于本发明方法保护的范围。
本发明还提供了一种8-bit半导体存储单元阵列，包括多个成横纵阵列排布的8-bit半导体存储单元、多个位线及多个字线；半导体存储单元包括一个源极、四个漏极、四个栅极、四条带状半导体鳍状物以及八个电荷存储复合层；
其中，四个漏极在源极外侧对称设置，且每个漏极与源极之间设置有具有沟道区域的带状半导体鳍状物；
四个栅极的每一个设置在每两个相邻的带状半导体鳍状物之间，并且栅极通过具有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触；
半导体存储单元，第一漏极与第三漏极相对设置，第二漏极与第四漏极相对设置，第一栅极与第三栅极相对设置，第二栅极与第四栅极相对设置；
每横列存储单元的第二漏极与该横列存储单元的第二漏极形成一个位线，第四漏极与该横列存储单元的第四漏极形成一个位线；
每纵列存储单元的第一漏极与该纵列存储单元的第一漏极形成一个位线，第三漏极与该纵列存储单元的第三漏极形成一个位线；
每纵列存储单元中第一和第三栅极形成一个字线，且每纵列存储单元中第二和第四栅极形成一个字线。
如图6所示的2×2列阵，对8-bit半导体存储单元阵列进行详细描述：
存储单元与存储单元成横纵阵列排布；
阵列中的每个存储单元，定义左上角的栅极为第一栅极，并顺时针依次定义第二、第三、第四栅极，定义左边的漏极为第一漏极，并顺时针依次定义第二、第三、第四漏极；
共有四根字线wi1～wi4，8根位线bi1～bi8，其中：
字线wi1是由第一纵列存储单元的第一栅极和第三栅极(与第一栅极中心对称)连接而成的，同理，字线wi3是由第二纵列存储单元的第一栅极和第三栅极连接而成的；
字线wi2是由第一纵列存储单元的第二栅极和第四栅极连接而成的，同理字线wi4；
位线bi1是由第一纵列存储单元的第一漏极连接而成的，位线bi2是由第一纵列存储单元的第三漏极连接而成的，同理，位线bi3和bi4是由第二纵列存储单元的第一和第三漏极连接而成的；
位线bi5是由第一横列存储单元的第二漏极连接而成的，位线bi6是由第一横列存储单元的第四漏极连接而成，同理，位线bi7和bi8也类似设置。
每个存储单元中的每个栅极分别与其相邻的两个有源区有两个存储位置，以第二行第二列第一栅极为例，当选择位线bi7和字线wi3时，可对其第二漏极与源极形成的有源区和第一栅极之间的存储位置进行编程，当选择位线bi3和字线wi3时，可对其第一漏极与源极形成的有源区和第一栅极之间的存储位置进行编程，同理，如此设置的位线和字线电路结构可对存储列阵内的各个8-bit存储单元进行编程，实现存储和擦除。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (19)
1.一种8-bit半导体存储单元，包括设置在半导体衬底上的源极区和漏极区、半导体鳍状物、栅极区，以及在所述源极区和栅极区之间的、具有电荷俘获层的电荷存储复合层，其特征在于，所述半导体存储单元包括一个源极区、四个漏极区、四个栅极区、四条带状半导体鳍状物以及八个电荷存储复合层；
其中，所述四个漏极区在所述源极区外侧对称设置，且每个所述漏极区与所述源极区之间设置有具有沟道区域的带状半导体鳍状物；
所述四个栅极区的每一个设置在每两个相邻的所述带状半导体鳍状物之间，并且所述栅极区通过所述具有电荷俘获层的电荷存储复合层与该栅极区两侧半导体鳍状物之间的沟道区接触。
2.根据权利要求1所述的存储单元，其特征在于，所述栅极区成直角折弯状，且所述直角折弯状栅极区的两端通过所述电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触。
3.根据权利要求1或2所述的存储单元，其特征在于，所述电荷存储复合层包括从所述半导体鳍状物沟道区侧至栅极区依次设置的隧道氧化物层、氮化物层和阻挡氧化物层。
4.根据权利要求1或2所述的存储单元，其特征在于，所述电荷存储复合层包括从源极区至栅极依次设置的隧道氧化物层、浮栅层和阻挡氧化物层。
5.根据权利要求3所述的存储单元，其特征在于，所述衬底为P型半导体衬底，所述氮化物层由Si3N4构成。
6.根据权利要求4所述的存储单元，其特征在于，所述衬底为P型半导体衬底，所述浮栅层由多晶硅构成。
7.根据权利要求1或2所述的存储单元，其特征在于，所述存储单元还包括设置在半导体衬底上的场氧化层，所述源极区和漏极区、半导体鳍状物、栅极区，以及电荷存储复合层设置于所述场氧化层之上。
8.根据权利要求1或2所述的存储单元，其特征在于，所述漏极区、半导体鳍状物、栅极区和电荷存储复合层外侧设置有氧化层。
9.一种8-bit半导体存储单元的形成方法，包括：
提供半导体衬底，并在所述半导体衬底上刻蚀形成四条半导体鳍状物；其中，所述四条半导体鳍状物具有一个公共端区域，且所述四条半导体鳍状物成带状，并以所述公共端区域为中心对称；
氧化所述半导体鳍状物，在所述半导体鳍状物上形成第一氧化层；
在所述任两条相邻带状半导体鳍状物之间沉积多晶硅，并刻蚀形成栅极区；
氧化所述栅极区，在所述栅极区上形成第二氧化层；
在所述栅极区与其两侧相邻带状半导体鳍状物之间沉积形成电荷俘获层；
对所述带状半导体鳍状物掺杂在所述公共端区形成源极区、在所述带状半导体鳍状物异于公共端区的一端形成漏极区，并在所述源极区与漏极区之间形成沟道区。
10.根据权利要求9所述的方法，其特征在于，所述形成四条半导体鳍状物的步骤包括：
在所述衬底上形成图案化的硬掩膜，所述图案化的硬掩膜呈十字型，对称的设置有四条带状区；
以所述硬掩膜对所述衬底进行刻蚀，形成具有公共端区且以所述公共端区域为中心对称的四条带状半导体鳍状物；
去除所述硬掩膜，在衬底上形成包围所述四条带状半导体鳍状物的场氧化层。
11.根据权利要求10所述的方法，其特征在于，所述场氧化层厚度小于所述半导体鳍状物厚度。
12.根据权利要求10或11所述的方法，其特征在于，所述形成栅极的步骤包括：
在场氧化层上、且在所述任两条相邻带状半导体鳍状物之间沉积多晶硅；
在所述多晶硅上形成图案化光刻胶，并以图案化光刻胶为掩膜刻蚀所述多晶硅，形成直角折弯状栅极区，且所述栅极区折弯的两端成凹形，所述凹形端包括突起部和中空部，并通过凹形栅极的突起部与所述栅极区两侧带状半导体鳍状物接触。
13.根据权利要求12所述的方法，其特征在于，所述氧化栅极包括将所述凹形栅极的突起部完全氧化的步骤。
14.根据权利要求12所述的方法，其特征在于，所述形成电荷俘获层的步骤包括在所述栅极区凹形端中空部沉积电荷俘获层材料。
15.根据权利要求14所述的方法，其特征在于，所述电荷俘获层材料为多晶硅或氮化物。
16.根据权利要求15所述的方法，其特征在于，所述衬底为P型半导体衬底，所述氮化物为Si3N4。
17.根据权利要求9所述的方法，其特征在于，通过离子注入掺杂所述带状半导体鳍状物的所述公共端区、异于公共端区的一端及上述两端之间的区域分别形成源极区、形成漏极区及形成沟道区。
18.根据权利要求9所述的方法，其特征在于，在形成源极和漏极后，还包括对所得到的半导体结构表面进行化学机械抛光的步骤，以及在化学机械抛光后在抛光面生成氧化层的步骤。
19.一种8-bit半导体存储单元阵列，包括多个成横纵阵列排布的8-bit半导体存储单元、多个位线及多个字线，其特征在于，半导体存储单元包括一个源极、四个漏极、四个栅极、四条带状半导体鳍状物以及八个电荷存储复合层；
其中，所述四个漏极在所述源极外侧对称设置，且每个所述漏极与所述源极之间设置有具有沟道区域的带状半导体鳍状物；
所述四个栅极的每一个设置在每两个相邻的所述带状半导体鳍状物之间，并且所述栅极通过所述具有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触；
所述半导体存储单元，第一漏极与第三漏极相对设置，第二漏极与第四漏极相对设置，第一栅极与第三栅极相对设置，第二栅极与第四栅极相对设置；
每横列存储单元的第二漏极与该横列存储单元的第二漏极形成一个位线，第四漏极与该横列存储单元的第四漏极形成一个位线；
每纵列存储单元的第一漏极与该纵列存储单元的第一漏极形成一个位线，第三漏极与该纵列存储单元的第三漏极形成一个位线；
每纵列存储单元中第一和第三栅极形成一个字线，且每纵列存储单元中第二和第四栅极形成一个字线。
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