CN103094182B - 一种半导体器件制作方法 - Google Patents

一种半导体器件制作方法 Download PDF

Info

Publication number
CN103094182B
CN103094182B CN201110335055.4A CN201110335055A CN103094182B CN 103094182 B CN103094182 B CN 103094182B CN 201110335055 A CN201110335055 A CN 201110335055A CN 103094182 B CN103094182 B CN 103094182B
Authority
CN
China
Prior art keywords
monomer
limit
semiconductor device
comonomer
rectangular shaped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110335055.4A
Other languages
English (en)
Other versions
CN103094182A (zh
Inventor
王冬江
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Beijing Corp
Priority to CN201110335055.4A priority Critical patent/CN103094182B/zh
Priority to US13/660,853 priority patent/US9443755B2/en
Publication of CN103094182A publication Critical patent/CN103094182A/zh
Application granted granted Critical
Publication of CN103094182B publication Critical patent/CN103094182B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks

Abstract

本发明公开了一种半导体器件制作方法，该方法利用双块嵌段共聚物的自组装特别，在半导体器件上形成通孔。在一个实施例中，该方法还被进一步用来形成双大马士革结构。在形成双大马士革结构的过程中，由于双块嵌段共聚物的自组装特性，能够保证通孔的位置与沟槽的位置实现自对准，从而提高了半导体器件的性能和成品率，有效降低了制造成本。

Description

一种半导体器件制作方法
技术领域
本发明涉及半导体领域，特别涉及一种半导体器件制作方法。
背景技术
随着半导体技术的发展，半导体器件的关键尺寸不断减小，如何获得尺寸更小的通孔、如何在例如双大马士革结构等的半导体器件结构中使通孔和沟槽精确对准等问题逐渐成为人们关心的问题。
当前的半导体器件后段制程中广泛采用金属掩膜层的方案。图1A-图1E示出现有技术中在半导体器件上形成通孔和沟槽的过程。
如图1A所示，一个示例性的半导体器件包括金属铜层108、电解质层107、衬垫层(Liner)106、超低介电常数电介质ELK层105、低介电常数电介质LK层104、氧化硅层103、以及金属硬掩膜层102。在金属硬掩膜层102上首先形成光致抗蚀剂层101并进行曝光和显影，使需要去除的金属硬掩膜层102部分暴露出来。
然后，如图1B所示，对金属硬掩膜层102进行刻蚀。
接下来，如图1C所示，再次涂敷光致抗蚀剂109并进行曝光和显影，使得半导体器件上需要形成通孔的位置被暴露出来。
接下来，如图1D所示，对半导体器件进行刻蚀，形成通孔110。从图1D中可以看到，该示例性的通孔从半导体器件的表面一直延伸到Liner层106上。
接下来，如图1E所示，去除金属硬掩膜层102上的光致抗蚀剂109，然后以金属硬掩膜层102为掩模进一步进行刻蚀，从而形成沟槽111。在图1E的示例中，该沟槽既可以单独形成，也可以按照与通孔110对准的方式来形成，从而形成双大马士革结构。
然而，利用上述方法制备的半导体器件中，双大马士革结构的沟槽与通孔之间往往出现相对位置的偏移，很难真正对准。
例如图2A-2C示出了通孔与沟槽的相对位置关系。
图2A示出了通孔203与沟槽201在对准情况下的相对位置，这是一种最理想的情况。附图标记202表示硬掩膜(例如TiN)。
图2B示出了通孔203相对沟槽201在垂直方向上发生偏移的情况。在这种情况下，虽然沟槽201与通孔203之间存在偏移，但是由于通孔203仍处在沟槽201之内，所以这种情况是可以接受的误差。
图2C示出了通孔203相对沟槽201在水平方向上发生偏移的情况。如图2C所示，由于沟槽201宽度的限制，这种水平方向的偏移很容易导致通孔203的一部分进入硬掩膜202的区域。在半导体器件的制作过程中，这种情况是不期望的，希望能够避免。
S.Kim提出了一种通过自组装的方式形成沟槽的方法(参见“Process Simulation of Block Copolymer Lithography”，Proceedings of 10th IEEE International Conference onNanotechnology Joint Symposium with Nano Korea 2010.)。在该方法中，通过制图外延的方式或者使用化学表面图案化的方式来引导自组装的进行，通过退火处理使得聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)共聚物(PS-b-PMMA)中，所述聚苯乙烯(PS)单体与聚(甲基丙烯酸甲酯)(PMMA)单体分离，从而在衬底上形成PS和PMMA的单体线条，这两种单体线条彼此间隔，在紫外光照射下利用乙酸选择性地去除PMMA线条，从而在衬底上形成沟槽。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明的一个目的是提供一种制作半导体器件的技术方案。
根据本发明的第一方面，提供了一种半导体器件制作方法，包括以下步骤：在半导体器件表面形成基本对称的闭合边框；在所述闭合边框中填充双块嵌段共聚物，所述双块嵌段共聚物包括第一单体和第二单体；对所述双块嵌段共聚物进行自组装处理，从而在闭合边框中心区域形成第一单体的圆形图案，所述第二单***于第一单体的周围；去除第一单体；以第二单体为掩模进行刻蚀，从而形成通孔。
优选地，该方法还包括：在形成通孔之后，去除第二单体。
优选地，所述闭合边框为矩形边框。
优选地，所述矩形边框包括第一边、第二边、第三边和第四边，所述第一边与第三边彼此相对，第二边与第四边彼此相对，并且所述方法还包括：由硬掩膜形成所述矩形边框的第一边和第三边，以及在去除第二单体之后，以所述硬掩膜为掩模进行刻蚀，从而形成双大马士革结构。
优选地，该方法还包括：在形成双大马士革结构之后，去除所述矩形边框。
优选地，由硬掩膜形成所述矩形边框的第一边和第三边的步骤包括：在所述半导体器件上沉积硬掩膜；以及对所述硬掩膜进行选择性刻蚀。
优选地，该方法还包括：由光致抗蚀剂形成所述矩形边框的第二边和第四边。
优选地，由光致抗蚀剂形成所述矩形边框的第二边和第四边的步骤包括：在所述半导体器件上形成光致抗蚀剂层；以及对所述光致抗蚀剂层进行曝光和显影。
优选地，由光致抗蚀剂形成所述矩形边框的第二边和第四边的步骤还包括：在所述半导体器件上形成底部抗反射涂层；以及对所述底部抗反射涂层进行选择性刻蚀。
优选地，通过调整所述双块嵌段共聚物中第一单体与第二单体的质量比来控制所述第一单体的圆形图案的直径。
优选地，所述第一单体的圆形图案的直径大于或等于所要形成的通孔的直径。
优选地，在以第二单体为掩模进行刻蚀的过程中进一步控制所述通孔的直径。
优选地，所述第一单体与第二单体的质量比为10％-50％。
优选地，所述双块嵌段共聚物为聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)共聚物，所述第一单体为聚苯乙烯，所述第二单体为聚(甲基丙烯酸甲酯)。
优选地，所述自组装处理为溶剂熏蒸或退火处理。
优选地，所述刻蚀为干法刻蚀。其中，所述干法刻蚀的气体包括Ar、O2、C4F8、CH2F2、CF4或CHF3。
本发明的一个优点在于能够在半导体器件中利用双块嵌段共聚物的自组装处理来形成通孔。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A-1E是示出现有技术中在半导体器件上形成通孔和沟槽的过程的示意图。
图2A-2C是示出半导体器件制作过程中，通孔与沟槽的相对位置关系的示意图。
图3是根据本发明的一个实施例的半导体器件的制作方法的流程图。
图4A-图4F是根据本发明的一个实施例的半导体器件的制作过程的示意图。
图5A-图5D是根据本发明的一个实施例的半导体器件的制作过程的示意图。
图6A-图6C是根据本发明的一个实施例的半导体器件的制作过程的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
下面结合图3和图4A-图4F详细说明根据本发明的一个实施例的半导体器件制作方法。图3简要地示出了根据本发明一个实施例的半导体器件制作方法的流程图。
如图3所示，根据本发明的一个实施例的半导体器件制作方法，包括以下步骤：
在半导体器件表面形成基本对称的闭合边框(S310)；
在闭合边框中填充双块嵌段共聚物(S320)，其中，双块嵌段共聚物包括第一单体和第二单体；
对所述双块嵌段共聚物进行自组装处理，从而在闭合边框中心区域形成第一单体的圆形图案，所述第二单***于第一单体的周围(S330)；
去除第一单体(S340)；
以第二单体为掩模进行刻蚀，从而形成通孔(S350)。
在图3所示例子中，所述基本对称的闭合边框可以为矩形边框。下面以矩形边框作为示例对本发明进行解释和说明，但本领域技术人员应当理解，本发明的闭合边框不限于矩形边框，还可以为例如圆形、椭圆形等各种形状。
图4A-图4F例示了根据图3所示实施例的半导体器件制作方法的示意图。其中，图4A是矩形边框401的顶视图，图4B是半导体器件402和矩形边框401的截面图。
如图4A和图4B所示，首先在半导体器件表面上形成矩形边框401(S310)。本领域技术人员应当理解，图4A和图4B中作为示例，仅仅示出了一个矩形边框401。但是实际上，在半导体器件402的表面上，在每一个需要形成通孔的位置，都形成对应的矩形边框401。这里，矩形边框401的材料可以选用任何适当的材料，例如光致抗蚀剂、硬掩膜(例如Ti或TiN)、底部抗反射涂层材料等。根据选用的边框材料的不同，可以通过各种适当方式形成边框。例如，如果光致抗蚀剂作为边框材料，则可以通过本领域熟知的旋涂、曝光、显影等一系列处理来形成矩形边框。如果采用硬掩膜作为边框材料，可以通过例如溅射等方式形成硬掩膜层，然后利用光刻、蚀刻来形成矩形边框。上述形成边框的处理都是本领域技术人员熟知的技术手段，本发明就不再赘述。
然后，如图4C所示，在矩形边框中填充双块嵌段共聚物403(S320)。双块嵌段共聚物403通常由两种单体构成，即第一单体和第二单体。这里的双块嵌段共聚物403可以为例如聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)(以下简称PS-b-PMMA)。这种双块嵌段共聚物包括两种单体，PS单体(第一单体)和PMMA单体(第二单体)。填充双块嵌段共聚物403的方式可以为例如旋涂等。
接下来，如图4D所示，对双块嵌段共聚物403进行自组装处理，使得第一单体404与第二单体405分离(S330)。
双块嵌段共聚物403具有以下特性：通过例如溶剂熏蒸或退火处理等自组装处理，能够使得该双块嵌段共聚物403中的第一单体404和第二单体405分离并且形成各个单体的图案。具体地说，仍然以PS-b-PMMA为例，当对PS-b-PMMA进行自组装处理(溶剂熏蒸或退火)时，将会在PMMA单体的背景下形成PS单体的图案，或者在PS单体的背景下形成PMMA单体的图案，这具体取决于PS单体和PMMA单体二者之间的质量比。例如，当PS单体的质量大于PMMA单体的质量时，更倾向于形成PMMA单体的图案，这时，第一单体为PMMA单体，第二单体为PS单体。而当PMMA单体的质量大于PS单体的质量时，更倾向于形成PS单体的图案，这时第一单体为PS单体，第二单体为PMMA单体。在此本实施例中以第一单体为PMMA为例。经过自组装处理形成的第一单体的图案的形状和位置受到边界条件的影响。在本实施例中，如图4D所示，由于闭合的矩形边框401的存在，PMMA单体(第一单体404)的图案将呈现为圆形并且位于矩形边框401的中心区域，而PS单体(第二单体405)位于圆形PMMA单体的四周。
通过控制双块嵌段共聚物中第一单体与第二单体的质量比，还可以控制第一单体的圆形图案的直径。例如，第一单体和第二单体的质量比可以在10％到50％之间调节。具体地说，在本实施例的PS-b-PMMA中，可以根据所要形成的通孔的直径大小，通过调节PS单体与PMMA单体之间的质量比，使得最终形成的PS单体(或PMMA单体)的圆形图案的直径基本上与所要形成的通孔的直径相等，或者PS单体的圆形图案的直径可以大于通孔的直径，然后在后续的刻蚀处理过程中，进一步通过刻蚀处理来控制所形成的通孔的直径。
通过控制双块嵌段共聚物中第一单体与第二单体的质量比，所形成的第一单体的圆形图案的直径能够做到非常小，从而满足半导体器件的发展对于小尺寸通孔的需求。
接下来，如图4E所示，去除第一单体(S340)。对于在例如PMMA单体作为第一单体时，可以通过在紫外光照射下并利用乙酸选择性地去除PMMA单体。
接下来，如图4F所示，以第二单体405为掩模，对半导体器件402进行刻蚀，从而形成通孔406(S350)。这里的刻蚀方式可以为干法刻蚀或湿法刻蚀，其中优选干法刻蚀，进行刻蚀的气体包括例如Ar、O2、C4F8，CH2F2，CF4或CHF3。
上面结合图3和图4A-4F详细描述了根据本发明的一个实施例。但是，本发明不限于此。例如，根据具体需要，还可以在形成通孔之后，去除第二单体。进一步地，还可以在去除第二单体之后，去除矩形边框。
此外，本发明特别适合于形成双大马士革结构。
如图5A所示，首先在半导体器件501上形成多条垂直方向的硬掩膜502，其中各条硬掩膜502之间的宽度对应于将来形成的沟槽的宽度。可以采用多种方式来形成硬掩膜502。例如，可以在半导体器件501上沉积一层硬掩膜，然后通过光刻形成硬掩膜502的图案。
接下来，如图5B所示，在半导体器件501上沉积光致抗蚀剂层，并且通过曝光和显影，在水平方向上形成多条光致抗蚀剂503。由此，利用硬掩膜502和光致抗蚀剂503，在半导体器件501上形成了多个矩形区域504。该矩形区域504的位置大致对应于将要形成通孔的位置。在该实施例中，矩形区域504的矩形边框由硬掩膜502和光致抗蚀剂503共同构成，其中硬掩膜502构成了矩形边框的两条彼此相对的边(第一边和第三边)，光致抗蚀剂503构成了矩形边框的另两条彼此相对的边(第二边和第四边)。
接下来，在矩形区域504中形成通孔。该步骤与上面参照图3和图4A-4F的方法类似，这里就不再重复描述。形成通孔后的半导体器件如图5C所示，其中光致抗蚀剂503和硬掩膜上的第二单体等已经被去除。
最后，如图5D所示，以硬掩膜502为掩模，对半导体器件501进一步进行刻蚀，从而形成沟槽506。
在对光致抗蚀剂进行曝光和显影的过程中，为了改善光致抗蚀剂的图案质量，还优选在形成光致抗蚀剂之前形成底部抗反射涂层603(Bottom Anti-Reflection Coating，BARC)，如图6A所示，其中附图标记601表示半导体器件，602表示硬掩膜。然后，如图6B所示，在BARC上形成光致抗蚀剂图案604。利用光致抗蚀剂图案604作为掩模，对BARC 603进行刻蚀(例如干法刻蚀)，从而去除未被光致抗蚀剂604覆盖的BARC，使得硬掩膜602以及被矩形边框包围的半导体器件601的表面暴露出来，如图6C所示。在该实施例中，矩形边框的两条彼此相对的边(第二边和第四边)由光致抗蚀剂和BARC共同构成。当然，根据具体的制作工艺需求，也可以进一步去除光致抗蚀剂，仅由BARC形成矩形边框的两条边。
采用上述实施例的方式来制作双大马士革结构，由于双块嵌段共聚物的自组装特性，保证了通孔的位置能够与沟槽的位置实现自对准，从而提高了半导体器件的性能和成品率，降低了制造成本。
至此，已经详细描述了根据本发明的半导体器件制作方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (13)

1.一种半导体器件制作方法，包括以下步骤：
在半导体器件表面形成基本对称的闭合边框；
在所述闭合边框中填充双块嵌段共聚物，所述双块嵌段共聚物包括第一单体和第二单体；
对所述双块嵌段共聚物进行自组装处理，从而在闭合边框中心区域形成第一单体的圆形图案，所述第二单***于第一单体的周围；
去除第一单体；
以第二单体为掩模进行刻蚀，从而形成通孔；以及
在形成通孔之后，去除第二单体，
其中，所述闭合边框为矩形边框，所述矩形边框包括第一边、第二边、第三边和第四边，所述第一边与第三边彼此相对，第二边与第四边彼此相对，并且所述方法还包括：
由硬掩膜形成所述矩形边框的第一边和第三边，
由光致抗蚀剂形成所述矩形边框的第二边和第四边，以及
在去除第二单体之后，以所述硬掩膜为掩模进行刻蚀，从而形成双大马士革结构。
2.根据权利要求1所述的方法，还包括：在形成双大马士革结构之后，去除所述矩形边框。
3.根据权利要求1所述的方法，其中，由硬掩膜形成所述矩形边框的第一边和第三边的步骤包括：
在所述半导体器件上沉积硬掩膜；以及
对所述硬掩膜进行选择性刻蚀。
4.根据权利要求1所述的方法，其中，由光致抗蚀剂形成所述矩形边框的第二边和第四边的步骤包括：
在所述半导体器件上形成光致抗蚀剂层；以及
对所述光致抗蚀剂层进行曝光和显影。
5.根据权利要求4所述的方法，其中，由光致抗蚀剂形成所述矩形边框的第二边和第四边的步骤还包括：
在所述半导体器件上形成底部抗反射涂层；以及对所述底部抗反射涂层进行选择性刻蚀。
6.根据权利要求1所述的方法，其中，通过调整所述双块嵌段共聚物中第一单体与第二单体的质量比来控制所述第一单体的圆形图案的直径。
7.根据权利要求6所述的方法，其中，所述第一单体的圆形图案的直径大于或等于所要形成的通孔的直径。
8.根据权利要求7所述的方法，其中，在以第二单体为掩模进行刻蚀的过程中进一步控制所述通孔的直径。
9.根据权利要求6所述的方法，其中，所述第一单体与第二单体的质量比为10％-50％。
10.根据权利要求1所述的方法，其中，所述双块嵌段共聚物为聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)共聚物，所述第一单体为聚苯乙烯，所述第二单体为聚(甲基丙烯酸甲酯)。
11.根据权利要求10所述的方法，其中，所述自组装处理为溶剂熏蒸或退火处理。
12.根据权利要求10所述的方法，其中，所述刻蚀为干法刻蚀。
13.根据权利要求12所述的方法，其中，用于所述干法刻蚀的气体包括Ar、O2、C4F8、CH2F2、CF4或CHF3。
CN201110335055.4A 2011-10-28 2011-10-28 一种半导体器件制作方法 Active CN103094182B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201110335055.4A CN103094182B (zh) 2011-10-28 2011-10-28 一种半导体器件制作方法
US13/660,853 US9443755B2 (en) 2011-10-28 2012-10-25 Method of fabricating miniaturized semiconductor or other device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110335055.4A CN103094182B (zh) 2011-10-28 2011-10-28 一种半导体器件制作方法

Publications (2)

Publication Number Publication Date
CN103094182A CN103094182A (zh) 2013-05-08
CN103094182B true CN103094182B (zh) 2015-06-17

Family

ID=48172842

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110335055.4A Active CN103094182B (zh) 2011-10-28 2011-10-28 一种半导体器件制作方法

Country Status (2)

Country Link
US (1) US9443755B2 (zh)
CN (1) CN103094182B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202749B2 (en) * 2014-02-06 2015-12-01 International Business Machines Corporation Process methods for advanced interconnect patterning
CN105405804B (zh) * 2014-08-11 2018-10-16 中芯国际集成电路制造(上海)有限公司 导电插塞的形成方法
EP3550603B1 (en) * 2018-04-03 2020-11-18 IMEC vzw A method for coupling a semiconductor component to a target substrate by transfer printing

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101165874A (zh) * 2006-10-19 2008-04-23 国际商业机器公司 亚光刻纳米互联结构和形成该结构的方法
CN101335190A (zh) * 2007-06-27 2008-12-31 国际商业机器公司 将自组装纳米结构图案化及形成多孔电介质的方法
CN101611349A (zh) * 2007-01-26 2009-12-23 国际商业机器公司 使用自组装聚合物进行亚光刻互连构图的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605081B2 (en) * 2006-06-19 2009-10-20 International Business Machines Corporation Sub-lithographic feature patterning using self-aligned self-assembly polymers
US7592247B2 (en) * 2006-10-04 2009-09-22 International Business Machines Corporation Sub-lithographic local interconnects, and methods for forming same
US7384852B2 (en) * 2006-10-25 2008-06-10 International Business Machines Corporation Sub-lithographic gate length transistor using self-assembling polymers
US8080615B2 (en) * 2007-06-19 2011-12-20 Micron Technology, Inc. Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide
US7696085B2 (en) * 2008-02-20 2010-04-13 International Business Machines Corporation Dual damascene metal interconnect structure having a self-aligned via
US7759755B2 (en) * 2008-05-14 2010-07-20 International Business Machines Corporation Anti-reflection structures for CMOS image sensors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101165874A (zh) * 2006-10-19 2008-04-23 国际商业机器公司 亚光刻纳米互联结构和形成该结构的方法
CN101611349A (zh) * 2007-01-26 2009-12-23 国际商业机器公司 使用自组装聚合物进行亚光刻互连构图的方法
CN101335190A (zh) * 2007-06-27 2008-12-31 国际商业机器公司 将自组装纳米结构图案化及形成多孔电介质的方法

Also Published As

Publication number Publication date
CN103094182A (zh) 2013-05-08
US9443755B2 (en) 2016-09-13
US20130109185A1 (en) 2013-05-02

Similar Documents

Publication Publication Date Title
TWI527117B (zh) 橫向修整硬遮罩的方法
US10438797B2 (en) Method of quasi atomic layer etching
US10079145B2 (en) Method for pattern formation on a substrate, associated semiconductor devices, and uses of the method
US10049892B2 (en) Method for processing photoresist materials and structures
CN103094095B (zh) 制造半导体器件的方法
US7271107B2 (en) Reduction of feature critical dimensions using multiple masks
EP2353173B1 (en) Methods of fabricating substrates
JP2008518463A5 (zh)
TWI628508B (zh) 形成圖案的方法
CN102315158A (zh) 形成半导体器件的接触孔的方法
CN103094182B (zh) 一种半导体器件制作方法
Servin et al. Contact hole shrink by directed self-assembly: Process integration and stability monitored on 300 mm pilot line
CN110416076A (zh) 一种改善金属线路断裂的方法及器件
US8835322B2 (en) Method for reducing a minimum line width in a spacer-defined double patterning process
Delalande et al. Development of plasma etching processes to pattern sub-15 nm features with PS-b-PMMA block copolymer masks: Application to advanced CMOS technology
US9947597B2 (en) Defectivity metrology during DSA patterning
US9564342B2 (en) Method for controlling etching in pitch doubling
CN102820260A (zh) 提高通孔图形性能表现的方法
TW201732877A (zh) 形成圖案的方法
CN106486346A (zh) 光刻胶图形的形成方法
US20170287126A1 (en) Method of evaluating aligned patterns in directed self-assembly and using in feedback control scheme
CN105576009B (zh) 一种半导体器件及其制备方法、电子装置
KR20080029638A (ko) 반도체 소자의 제조방법
CN104752326B (zh) 形成互连结构的方法
CN107785253B (zh) 利用侧边溅射的线边缘粗糙表面改进

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant