CN103066079B

CN103066079B - 半导体器件间隔离结构及其形成方法

Info

Publication number: CN103066079B
Application number: CN201310022067.0A
Authority: CN
Inventors: 潘立阳; 谯凤英; 袁方
Original assignee: Tsinghua University
Current assignee: Xiamen Semiconductor Industry Technology Research and Development Co., Ltd.
Priority date: 2013-01-21
Filing date: 2013-01-21
Publication date: 2015-07-29
Anticipated expiration: 2033-01-21
Also published as: CN103066079A

Abstract

本发明提出一种半导体器件间隔离结构及其形成方法，其中，该结构包括：衬底，衬底的顶部表面包括具有第一掺杂区域和第二掺杂区域；半导体器件单元阵列，其中每个半导体器件单元为第一类半导体器件单元或第二类半导体器件单元；形成在相邻两行半导体器件单元之间的多个STI隔离结构；形成在同一行中相邻两个不同类型的半导体器件单元之间的多个STI隔离结构；以及形成在同一行中相邻两个相同类型的半导体器件单元之间的多个LOCOS隔离结构。本发明能够减小辐射条件下的器件间漏电，实现SOI的体接触，减小隔离结构和体接触的面积，提高器件和整体***的性能，更加有利于高密度器件版图布局的要求，可以适用于高密度的存储器阵列等应用。

Description

半导体器件间隔离结构及其形成方法

技术领域

本发明属于半导体技术领域，具体涉及一种半导体器件及其形成方法。

背景技术

半导体电子芯片在国防等领域有着广泛的应用，需要在苛刻的辐照环境下保持可靠性。在辐照环境下，辐射粒子与电子相互作用，把自身的能量传递给电子，如果电子由此获得的能量大于它的结合能,电子就脱离原子核对他的束缚成为自由电子，而原子则变成了带电离子，也可视为原子获得了一个空穴。这种辐射引入的空穴会导致半导体器件之间的漏电流。

已有的半导体器件隔离技术主要是两类：LOCOS隔离和STI隔离。LOCOS（LOCalOxidation for Silicon）隔离，即局部硅的氧化隔离，用于相邻器件有源区的隔离，如图1所示。但在辐射环境中，LOCOS的氧化硅中会产生空穴，导致两个相邻n型有源区之间形成弱反型的导电沟道，产生两个器件之间的漏电流，影响器件和***的工作性能。STI（ShallowTrench Isolation）隔离，即浅槽隔离技术，应用于较小尺寸的器件。虽然STI隔离较LOCOS隔离更平坦，通过沟槽隔断器件，但其工艺复杂度较高，且在辐照环境中依然存在漏电现象，如图2所示。STI的氧化硅在辐射后会积累空穴，导致相邻重掺杂有源区之间、有源区与同型的阱之间就会产生漏电路径。

近年来，SOI（Silicon On Insulator，绝缘体上硅）工艺被引入到抗辐射技术中，SOI采用全介质隔离，PN结面积小，电路的抗单粒子能力和抗剂量率能力，以及辐照导致的器件间隔离失效预计都能得到很好的改善。但是，由于辐照会在氧化层积累电荷，因此对于SOI工艺，背栅导致的漏电会变得比较严重。同时，即使采用全介质隔离，由于辐照会在STI氧化层积累电荷，仍然可能带来器件内部N+源漏区之间的漏电。此外，传统的SOI技术为了解决最大的问题浮体效应，采用体接触的方式来解决，比较常用的方法如图3所示的T型栅、H型栅和BTS结构等。但这些结构都会使得器件面积变大，且存在一定的不对称性，无法实现今后高密度电路器件的发展要求。

综上，急需改进已有的隔离技术，减少辐射导致的漏电流，同时解决SOI技术中的体接触问题，并尽可能的减小面积，以满足日后更小尺寸芯片的需求。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的目的在于提出一种能够降低辐射导致的器件漏电、解决SOI器件体接触问题的半导体器件及其形成方法。

根据本发明实施例的半导体器件间隔离结构，包括：衬底，所述衬底的顶部表面包括具有第一掺杂类型的第一掺杂区域和具有第二掺杂类型的第二掺杂区域；形成在所述衬底之上的半导体器件单元阵列，所述半导体单元阵列中的每个半导体器件单元为形成在所述第一掺杂区域之上的第一类半导体器件单元或者形成在所述第二掺杂区域之上的第二类半导体器件单元；形成在相邻两行所述半导体器件单元之间的多个STI隔离结构；形成在同一行中相邻两个不同类型的所述半导体器件单元之间的多个STI隔离结构；以及形成在同一行中相邻两个相同类型的所述半导体器件单元之间的多个LOCOS隔离结构。

可选地，还包括：形成在所述第一掺杂区域之上的第一体接触和第一体接触孔；以及，形成在所述第二掺杂区域之上的第二体接触和第二体接触孔。

可选地，所述衬底具有隐埋氧化层。

本发明的半导体器件间隔离结构是基于SOI的LOCOS与STI相结合的复合器件隔离结构，本发明能够减小辐射条件下的器件间漏电，实现SOI的体接触，减小隔离结构和体接触的面积，提高器件和整体***的性能，更加有利于高密度器件版图布局的要求，可以适用于高密度的存储器阵列等应用。

根据本发明实施例的半导体器件间隔离结构的形成方法，包括：提供衬底；在所述衬底之上形成多个STI隔离结构，所述多个STI隔离结构将所述衬底隔离为多个孤立岛状区域，其中每个所述孤立岛状区域宽度为最终形成的半导体器件阵列的行宽；对所述多个孤立岛状区域进行掺杂，以在所述衬底的顶部表面形成多个具有第一掺杂类型的第一掺杂区域和多个具有第二掺杂类型的第二掺杂区域；在所述衬底之上形成多个LOCOS隔离结构，所述LOCOS隔离结构将每个所述第一掺杂区域或每个第二掺杂区域隔离为一个或多个与半导体器件单元大小相匹配的空间；以及在每个所述第一掺杂区域之上形成一个或多个第一类半导体器件单元，并且在每个所述第二掺杂区域之上形成一个或多个第二类半导体器件单元。

可选地，还包括：在所述第一掺杂区域之上形成第一体接触和第一体接触孔；以及，在所述第二掺杂区域之上形成第二体接触和第二体接触孔。

可选地，所述衬底具有隐埋氧化层。

本发明的半导体器件间隔离结构形成方法通过先后形成STI后形成LOCOS，得到了二者横纵交错相结合的复合器件隔离结构，能够减小辐射条件下的器件间漏电，实现SOI的体接触，减小隔离结构和体接触的面积，提高器件和整体***的性能，更加有利于高密度器件版图布局的要求，可以适用于高密度的存储器阵列等应用。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是已有的LOCOS隔离技术及其辐射环境中存在的漏电流示意图；

图2是已有的STI隔离技术及其辐射环境中存在的漏电流示意图；

图3是已有的SOI技术中NMOS常用的体接触结构示意图；

图4是本发明实施例的半导体器件隔离结构示意图；

图5是图4中的局部放大的隔离结构示意图；

图6-8是本发明实施例的隔离结构和体接触的形成方法的示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

图4为本发明实施例的半导体器件间隔离结构间隔离结构的版图示意图，该版图采用俯视角度。

如图4所示，根据本发明包括：衬底50（图中未示出），衬底50顶部表面包括具有第一掺杂类型的第一掺杂区域10和具有第二掺杂类型的第二掺杂区域20；形成在衬底50之上的多行多列的多个半导体器件单元,每个半导体器件单元为形成在第一掺杂区域10之上的第一类半导体器件单元100或者形成在第二掺杂区域20之上的第二类半导体器件单元200；形成在相邻两行半导体器件单元之间的多个STI隔离结构30；形成在同一行中相邻两个不同类型的半导体器件单元之间的多个STI隔离结构30；以及形成在同一行中相邻两个相同类型的半导体器件单元之间的多个LOCOS隔离结构40。

在本发明的一个实施例中，还包括：形成在第一掺杂区域10之上的第一体接触110和第一体接触孔120；以及，形成在第二掺杂区域20之上的第二体接触210和第二体接触孔220。体接触是通过在LOCOS隔离中加入一个相同掺杂类型的重掺杂区并经由接触孔接出，以实现对该类型器件的体（简单说就是MOS管器件GDSB四端中的B）的电学接触，来克服SOI器件的浮体效应。

在本发明的一个实施例中，衬底50具有隐埋氧化层510。

根据本发明实施例的半导体器件间隔离结构的形成方法，包括：

S1.提供衬底50。

S2.在衬底50之上形成多个STI隔离结构30，多个STI隔离结构30将衬底50隔离为多行多个的孤立岛状区域。

S3.对多行多个孤立岛状区域进行掺杂，以形成多个具有第一掺杂类型的第一掺杂区域10和多个具有第二掺杂类型的第二掺杂区域20。

S4.在衬底50之上形成多个LOCOS隔离结构40，多个LOCOS隔离结构40将每个第一掺杂区域10或每个第二掺杂区域20隔离为一个或多个与半导体器件单元大小相匹配的空间。

S5.在每个第一掺杂区域10之上形成一个或多个第一类半导体器件单元100，并且在每个第二掺杂区域20之上形成一个或多个第二类半导体器件单元200。

在本发明的一个实施例中，还包括：在第一掺杂区域10之上形成第一体接触110和第一体接触孔120；以及，在第二掺杂区域20之上形成第二体接触210和第二体接触孔220。

在本发明的一个实施例中，衬底50具有隐埋氧化层510。

为使本领域技术人员更好地理解本发明，先结合图5-图8做进一步介绍。

图5给出了本发明一个具体实施例的半导体器件间隔离结构的示意图，其中图5a为版图，图5b为沿着AA’方向的器件截面结构图，图5c为沿BB’方向的器件截面结构图。

在SOI工艺的半导体芯片中，器件由于不同的类型（N型或者P型）、电学连接关系等分布于彼此隔离开来的“硅岛”上，以此来减少彼此的漏电流。本发明提出一种采用STI全介质隔离和局部LOCOS隔离相结合的复合隔离技术，可以在保证有效的抗辐照性能的同时满足密集版图布局的要求。在该复合隔离技术中，器件STI全介质隔离技术用来隔离位于不同“岛”中的器件之间的漏电，LOCOS隔离技术抑制位于同一“岛”内的器件之间的漏电；两种隔离技术正交结合，可以有效阻断一个SOI上各个器件间由于辐照导致的漏电增大效应。

在图5a中，为了清晰表述，设立xy直角坐标系。对于同一岛中的器件，所有器件一维线性排布，即一个岛内只有一行器件，沿x方向排列。以P阱为例（一个阱即可视为一个岛），版图中的左边的四个粗黑框内为四个NMOS器件的有源区，有源区内采取上述图4的器件内隔离方法。四个器件的N+注入区之间，即x方向上，采取LOCOS隔离，并在LOCOS隔离中间多加入一个P+的注入区，一方面用于抑制辐射导致的漏电路径，作为隔离截止区域；另一方面可以通过该P+注入区将该P阱的衬底引出，做出P阱的体接触孔。并且同一个P阱中的所有器件都可以公用一个或若干个体接触孔，减少了开孔个数，比传统SOI中体接触的H栅结构、T栅结构等，面积都大大减小，更加有利于高密度器件版图布局的要求。需要说明的是，每个阱（岛）的边缘靠近STI隔离处，都有一个与阱的掺杂相同类型的重掺杂区域，以确保隔断漏电路径。

对于位于不同岛中的器件之间漏电，采取STI全介质隔离，如图5中的x方向上同一行的P阱和N阱以STI隔离开来，y方向上的岛之间也以STI隔离，STI隔离直接与隐埋的绝缘氧化层相连，有效切断了辐射导致的不同阱中器件之间的漏电流。

简言之，LOCOS隔离仅存在于x方向上，作为岛内器件之间隔离结构，同时作为体接触引出的结构；STI隔离存于x和y方向上，作为岛与岛之间隔离结构；两种隔离正交结合，大大减小了隔离的面积。

图5c是本发明提出的在同一个器件内，抑制源/漏的重掺杂有源区漏电的隔离结构的版图和截面示意图，上图为版图，下图为沿BB’方向的器件截面结构图。以P型的SOI半导体衬底中的NMOS器件为例。图中黑色粗框为器件的有源区，栅横跨在有源区上，源和漏是重掺杂的N+注入区，在N+源/漏和沟道***留有P-区来抑制漏电。这种有源区包含N+注入区的辐照加固手段，使得N+源/漏与可能积累正电荷的隔离氧化层之间隔着P型的截止区域，阻断器件内部源到漏的侧壁漏电流。与传统的环栅结构，H栅结构等无边缘版图相比，这种隔离加固方案有效抑制辐射引起的源漏间漏电流，占用的版图面积很小，适合高密度存储器集成工艺的使用。

进一步地，下面结合图6-8，介绍本发明提出的复合隔离结构的工艺制造流程。

步骤一：备片，准备SOI衬底片，通常为已有一层适当厚度的隐埋氧化层SiO₂的硅片。

步骤二：形成STI隔离结构。图6为STI的工艺制造步骤示意图，主要分为五步。A：淀积缓冲层SiO₂和保护层Si₃N₄，涂布光刻胶；B：通过光刻、刻蚀定义出隔离区域并去除多余的光刻胶；C：通过干法或者湿法刻蚀出沟槽；D：通过CVD等方法沉积SiO₂，回填氧化物，形成STI隔离；E：去除保护和缓冲层，并通过CMP平坦化表面。STI隔离结构形成后，SOI上既已形成彼此隔离的硅岛。此时可依据需求，对不同的硅岛进行掺杂或注入，以形成P阱或N阱。

步骤三：形成LOCOS隔离。图7为LOCOS的工艺制造步骤示意图，主要分为四步。A：淀积缓冲层SiO₂和保护层Si₃N₄，涂布光刻胶；B：通过光刻、刻蚀定义出器件有源区和待局部氧化的区域（场区）并去除多余的光刻胶；C：通过热氧化在场区生长一定厚度的SiO₂，形成器件之间的隔离区；D：去除保护层Si₃N₄。

步骤四：形成晶体管等器件。在完成了STI和LOCOS的复合隔离结构后，按已有的CMOS工艺，逐步完成晶体管等器件的制造，由于不是本发明的重点不再一一详述。其中，特别需要注意的是在进行掺杂注入时，在对应的截止区中注入相应的P型或N型离子以形成漏电的截止区。

步骤五：形成体接触。图8是体接触的结构示意图。在相应的重掺杂注入的截止区，如P阱中，图中所示两个NMOS共用一个体接触，由器件之间的P+截止区引出。工艺流程为：在对应的P+注入区上对绝缘介质（未画出）刻蚀打孔，再淀积多晶硅或者金属作为互联接触引出。

需要说明的是，流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定功能或过程的步骤、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims

1.一种半导体器件间隔离结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底之上形成多个STI隔离结构，所述多个STI隔离结构将所述衬底隔离为多个孤立岛状区域，其中每个所述孤立岛状区域宽度为最终形成的半导体器件阵列的行宽；

对所述多个孤立岛状区域进行掺杂，以在所述衬底的顶部表面形成多个具有第一掺杂类型的第一掺杂区域和多个具有第二掺杂类型的第二掺杂区域；

在所述衬底之上形成多个LOCOS隔离结构，所述LOCOS隔离结构将每个所述第一掺杂区域或每个第二掺杂区域隔离为一个或多个与半导体器件单元大小相匹配的空间；以及

在每个所述第一掺杂区域之上形成一个或多个第一类半导体器件单元，并且在每个所述第二掺杂区域之上形成一个或多个第二类半导体器件单元。

2.如权利要求1所述的半导体器件间隔离结构的形成方法，其特征在于，还包括：在所述第一掺杂区域之上形成第一体接触和第一体接触孔；以及，在所述第二掺杂区域之上形成第二体接触和第二体接触孔。

3.如权利要求1所述的半导体器件间隔离结构的形成方法，其特征在于，所述衬底具有隐埋氧化层。