CN103035571A - 用于半导体器件的测试方法 - Google Patents

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Abstract

根据本发明的实施例，一种制造半导体器件的方法包括提供晶圆，晶圆具有顶面和相对的底面。顶面包括多个切割通道。该晶圆包括邻近顶面的多个晶片。多个晶片中的每个晶片通过多个切割通道的一个切割通道与多个晶片中的另一个晶片隔开。沟道从顶面形成在晶圆中。沟道沿多个切割通道定向。沟道形成后，对多个晶片进行测试，以识别第一类晶片，第一类晶片待与多个晶片中的其余晶片分离。测试多个晶片后，从背面对晶圆进行磨削加工。该磨削加工将该晶圆分成多个晶片。

Description

用于半导体器件的测试方法
本申请是于2011年10月4日提交的名称为《半导体器件与晶圆载体的分离》（“Separation of Semiconductor Devices from a Wafer Carrier”）的美国专利申请No.13/252,816的继续申请，其全部内容通过引用方式结合于此。
技术领域
本发明总体涉及半导体封装，并且更具体地涉及半导体器件的测试方法。
背景技术
半导体器件在许多电子应用和其他应用中使用。半导体器件可包括形成在半导体晶圆上的集成电路。作为替换，半导体器件可形成为单片器件，例如，分立器件。通过在半导体晶圆上沉积多种类型的材料薄膜、图案化材料薄膜、掺杂半导体晶圆的可选区域等，在半导体晶圆上形成半导体器件。
在传统的半导体制造工艺中，在单个晶圆中制造大量的半导体器件。在器件级工艺和互连级制造过程完成后，晶圆上的半导体器件分离。例如，晶圆可能经历分离。在该分离期间，机械地和/或化学地处理晶圆，并且半导体器件被物理分离以形成各个晶片（die，裸片）。分离可能损害晶片，导致不合格的或有缺陷的单元。然而，分离后识别损坏的晶片的成本较高，因而不具商业可行性。
发明内容
通过本发明的示意性实施例，大体解决或避免了此类或其他的问题，且大体获得了技术优点。
根据本发明的实施例，制造半导体器件的方法包括提供晶圆，晶圆具有顶面和相对的底面。顶面包括多个切割通道。该晶圆包括邻近顶面的多个晶片。多个晶片中的每个晶片通过多个切割通道的一个切割通道与多个晶片中的另一个晶片隔开。沟道从顶面形成在晶圆中。沟道沿多个切割通道定向。沟道形成后，对多个晶片进行测试，以识别第一类晶片，第一类晶片待与多个晶片中的其余晶片分离。测试多个晶片后，从背面对晶圆进行磨削加工。该磨削加工将该晶圆分成多个晶片。
根据本发明的另一个实施例，提供具有顶面和相对底面的晶圆。所述顶面包括多个切割通道。所述晶圆包括与所述顶面邻近的多个晶片。所述多个晶片的每个晶片通过所述多个切割通道中的一个切割通道与所述多个晶片中的另一个晶片隔开。所述方法进一步包括，使用光阻层涂覆所述晶圆的顶面，并且图案化所述光阻层，以露出所述顶面的一部分。接着，通过等离子切割工艺，使用图案化的光阻层来蚀刻所述晶圆中的沟道。所述沟道沿所述多个切割通道定向。在形成所述沟道之后，测试所述多个晶片，以识别缺陷晶片。在测试所述多个晶片之后，从背面磨削所述晶圆，以将所述晶圆分离成所述多个晶片。
根据本发明的另一个实施例，制造半导体器件的方法包括：提供具有顶面和相对底面的晶圆。所述顶面包括多个切割通道。所述晶圆包括与所述顶面邻近的多个晶片。所述多个晶片中的每个晶片通过所述多个切割通道中的一个切割通道与所述多个晶片中的另一个晶片隔开。所述方法进一步包括，从所述顶面在所述晶圆中形成沟道。所述沟道沿所述多个切割通道定向。利用牺牲材料填充所述沟道。在形成沟道之后，测试所述多个晶片，以识别将与所述多个晶片中的其余晶片分离第一类晶片。在测试所述多个晶片之后，从背面磨削所述晶圆，以露出所述多个晶片的底面。在所述多个晶片的底面上形成背侧触点。通过去除所述牺牲材料来分离所述多个晶片。
以上广泛意义上概述了本发明实施例的特征，以使以下本发明的详细说明更容易理解。下面将说明本发明实施例的附加特征和优点，其形成本发明的权利要求的主题。本领域技术人员应当理解，公开的概念和具体实施例可容易地用作修改或设计用于执行本发明相同目的的其他结构或工艺的基础。本领域的技术人员应当理解，此类等价结构不背离所附权利要求限定的本发明的精神和范围。
附图说明
为对本发明及其优点有一个更全面的理解，将参考以下结合附图的说明，附图中：
图1-10示出根据本发明实施例的在加工的各个阶段期间使用切割-测试-磨削（DTG）工艺制造半导体器件的方法。
图11和图12示出在DTG工艺流程中使用等离子切割工艺形成半导体器件的替代实施例；
图13和图14示出在DTG工艺流程中使用两步式切割工艺形成半导体器件的替代实施例；
图15-图20示出在DTG工艺流程中使用背面金属化来形成半导体器件的替代实施例。
不同图中，相应的标号和符号指相应部件，除非另有说明。附图用于清楚示出实施例的相关方面，从而无需按比例进行绘制。
具体实施方式
以下详细说明了各实施例的制造和使用。然而应当理解，本发明提供了可在范围较广的具体背景中实施的多个适用的发明概念。说明的具体实施例仅示意性地示出了制造和使用本发明的具体方式，而不限制本发明的范围。
芯片尺寸封装件（CSP）用于封装较小组件，如二极管、晶体管等。CSP的面积通常不大于晶片面积的1.2倍，并且通常是单晶片、直接表面安装封装件。例如，晶片尺寸的变化范围为约0.05mm2至约50mm2。由于晶片的尺寸较小，每个晶圆产生数千个单元。例如，8英寸的晶圆可产生600000个晶片。
由于晶片的数量大，此类晶片的测试可仅以并行设置方式经济地执行。连续或顺序地测试晶片，将增加测试的时间量，这将极大地增加封装产品的成本。
在传统工艺中，在分离之前对晶片进行测试，从而可并行地测试晶圆上的所有或大量的晶片。然而，分离工艺将增加缺陷率（defectivity）。例如，诸如机械锯解的切割工艺将产生诸如碎片、破裂等的锯解损坏。因此，所有晶片在分离之后需进行测试，这将增加测试过程的成本和时间，这是因为，在分离之后设置并行测试不再是可行的。
本发明的实施例克服了传统工艺的此类和其他限制，并且提供了在锯解工艺完成之后能够执行的快速且节约成本的测试过程。本发明实施例引入了在局部分离过程之后的测试过程。该测试是在引入大多数缺陷的分离过程的部分完成之后引入的。在测试之后执行的剩余的分离步骤不引入大量的缺陷，因而其能够执行且不会明显地增加最终产品的不合格率。
在各种实施例中，本发明说明了一种方法，以确保在通过消除有缺陷晶片的制造之后缺陷级接近于零，同时降低测试过程的成本。这是通过使用切割-测试-磨削（DTG）工艺流程实现的。
特别地，在各种实施例中，测试是在切割之后但在用于完成衬底分离的磨削之前执行的。因而，该测试在分离期间执行，确保了切割诱导缺陷被识别，因此被去除。同时，测试并行执行，使得测试成本最小化。该工艺尤其适用于没有背面金属化的晶片。这是因为，在DTG过程之后，需为每个晶片分别进行背侧金属化，而成本较低的晶圆级加工不能用于形成背部金属化。
将使用图1-图10说明制造半导体器件的方法。将使用图11-图12以及图13-图14说明制造的替代方法。将使用图15-图20说明制造具有背面触点的半导体器件的替代实施例。
图1-图10示出了根据本发明实施例的在加工的各个阶段期间制造半导体器件的方法。
图1包括图1A至图1E，示出了在制造过程的一个阶段期间的半导体晶圆，其中，图1A示出了该晶圆的横截面图，图1C是放大的横截面图，图1B示出了顶视图，其中，图1D示出了载体的顶视图，并且图1E示出了载体的横截面图，示出了框架和烫金箔（烫银箔，adhesive foil）。
参考图1，在该器件的有源区形成之后，示出衬底10。在一个实施例中，有源区可包括诸如二级管和晶体管的离散的器件。在其他实施例中，该有源区可包括形成集成电路的多个晶体管和/或二极管。在一个实施例中，衬底10可包括诸如硅晶圆的半导体晶圆。在其他实施例中，衬底10可包括其他半导体材料，例如包括合金，如SiGe、SiC或化合物半导体材料，如GaAs、InP、InAs、GaN、蓝宝石、绝缘硅。
该衬底10包括顶面11和相对的底面12（图1C）。在各种实施例中，形成的有源器件比底面12离衬底10的顶面11更近。该有源器件形成在衬底11的器件区中。器件区延伸的深度dDR（其取决于器件）范围为约50μm至约500μm，在一个实施例中为约200μm。该器件区中形成有多个晶片100。在一个实施例中，每个晶片可包括诸如二级管或晶体管的离散的器件。作为替换，多个晶片100的每个晶片包括集成电路。
在各种实施例中，该衬底也包括所有必要的互连、连接、焊盘等，用于在器件之间耦接和/或与外部电路耦接。衬底10可包括保护层20，用于进一步加工。该保护层20可包括本领域技术人员公知的氧化物、氮化物、聚酰亚胺、或其他适用的材料。在一个实施例中，该保护层20可包括硬质掩膜，而在另一个实施例中，可包括抗蚀剂掩膜。保护层20有助于在随后加工期间保护有源区。
在加工期间，晶圆放置在载体30上。该载体30包括框架31，其在一个实施例中是带有烫金箔（烫银箔，adhesive foil）32的环形结构（环状）。该烫金箔（烫银箔，adhesive foil）32在一个或多个实施例中沿外边缘由框架31支撑。在替换实施例中，框架31可包括其他适当的形状。图1D示出载体30的顶视图并且图1E示出载体30的横截面图，示出框架31和烫金箔（烫银箔）32。
图2示出衬底10的横截面部分，例如，如图1C中示出。如图2示出，通过物理分离靠近衬底10顶面11的器件（晶片100），衬底10被切割。在一个或多个实施例中，例如使用机械锯71沿切割通道15（也称作切割道或缝）切割衬底10。在一个或多个实施例中，由金刚石颗粒制成的切割锯71沿切割通道15切穿衬底10。切割通道15分离衬底10上的各个晶片100。切割通道15的宽度WDC可以根据切割工艺而确定。例如，机械锯解过程损坏更多的衬底10，因而需要较大的面积用于切割，即，更宽的切割通道。在一个或多个实施例中，具有宽度WDC范围为约10μm至约150μm的切割通道用于机械锯解工艺。在一个实施例中，切割通道的宽度约为30μm。
在各种实施例中，切割工艺停止，留下衬底10的未切割部分。在各种实施例中，切割通道的深度dDC取决于目标器件的厚度，并且范围为约50μm至约500μm，并且在一个实施例中为约200μm。在另一个实施例中，切割通道的深度dDC范围为约100μm至约300μm。衬底10的厚度远大于切割通道的深度，例如，8英寸的晶圆的厚度为约700μm。在各种实施例中，切割通道的深度dDC与衬底的厚度的比例约为0.1:1至约0.5:1。因此，即使存在切割通道，衬底10在随后的加工中机械性能也能保持稳定。
图3包括图3A和图3B，示出在根据本发明的实施例的切割过程之后执行的测试过程，其中，图3A示出横截面图而图3B示出顶视图。载体30放置于测试装置200。该测装置200具有测试头205，测试头带有多个测试器206。多个测试器206的每个测试器例如通过连接器207电连接至衬底10上的每个晶片。对形成在晶圆内的各个晶片的功能进行测试。
在其他实施例中，在测试之前，移除该载体。从而在该实施例中，没有载体30的晶圆放置于测试装置200。
在替换实施例中，测试也包括其他类型的测试，如成像工具，例如，散射测量、光测量、x射线测量、电子测量。例如，光学方法可用于测量侧壁切除的程度。在一个实施例中，可监控切割通道侧壁的物理特性。例如，可测量侧壁角、侧壁粗糙度等。
在各种实施例中，晶片是并行测试的。例如，在一个实施例中，可同时或并行测试衬底10上的所有晶片。作为替换，可同时测试衬底10上的晶片的子集，例如，可同时测试128个或256个晶片。在一个或多个实施例中，可并行测试至少二十个晶片，即，同时测试。在各种实施例中，测试可能会寻找电气缺陷或机械缺陷。未通过某个预定测试的晶片将被标注为次品。缺陷晶片110可对于期望参数具有一定的余量并且可以以降低的性能进行操作。例如，缺陷可能减少预计的使用寿命或以较低频率允许。作为替换，某些缺陷可导致晶片完全不能使用。通常，缺陷晶片110（例如，不可用晶片）占衬底10上总的晶片的几个百分点或更少。在制造工艺的这个阶段，缺陷晶片110的位置被标注，从而在随后的步骤中可被去除。例如，缺陷晶片110的顶面11可被标注，从而在随后步骤中可对其进行识别，以便去除。作为替换，缺陷晶片110的标注可在所谓的eMap（电子地图/数据文件，其包含良好的和缺陷晶片位置）中以电方式执行。
如图4中示出，衬底10翻转，以露出底面12，用于进一步加工。带层35附接至衬底10的顶面11并且载体30从底面12移除。带层35放置于载体30上，载体30可与图1D和图1E示出的载体30相同或不同。在其他实施例中，可使用其他适用的工艺，以在随后的磨削加工期间保持衬底10。
对于磨削工艺，底面12是露出的（图4中的箭头），磨削工艺使衬底10变薄，露出底面13。该磨削将衬底10分离成隔开的晶片100，从而完成了将衬底10分离为晶片100，如图5中示出。
参考图6，在再层压（relamination）过程中，带有粘合层40的晶圆框架50附接至晶片100的露出的底面13。在一个实施例中，该晶圆框架50具有环形形状（环状）。粘合层40（其是带有粘合剂的金属薄片）附接至晶圆框架50，从而支撑晶片100。粘合层40由晶圆框架50沿外边缘支撑。在一个或多个实施例中，该晶圆框架50可与图1D和图1E示出的框架31相似。该再层压过程需要露出顶面11，其可包括识别缺陷晶片110的信息。在某些实施例中，图6所示的过程可省略。
图7包括图7A-图7B，示出通过切割通道以及再次露出保护层所隔开的晶片。图7A示出横截面图，而图7B示出顶视图。
参考图7，在使晶圆框架50附接至粘合层40之后，带层35（载体30）与晶片100分离。带层35能从顶面11安全地移除，因为晶圆框架40将隔开的晶片100保持在位。在衬底10的顶面11的保护层20再次露出。虽然为示出的目的仅在图7B中示意性地示出了少量的晶片，但根据晶片的尺寸和晶圆的尺寸，典型的晶圆能产生大量的晶片，例如，10000至600000。
在加工的这个阶段，良好晶片和缺陷晶片110利用粘合层40而保持附接至该晶圆框架50。在某些实施例中，在加工的这个阶段，可执行最少量测试，诸如较少接触测试（contact less testing）的。
参考图8，之前已标注的缺陷晶片110从带有粘合层40的晶圆框架50移除，例如，通过使用机械力分离缺陷晶片110。在缺陷晶片110移除之后，在带有粘合层40的晶圆框架50上仅剩下良好（功能）晶片100。
在各种实施例中，粘合层40可经过具体处理（由图8中箭头示出），以减少粘合层40至晶片100的粘附力。作为实例，可执行电磁辐射，例如，在一个实施例中可执行UV处理。在一个实施例中，局部激光工艺可在一个实施例中执行，以从带有粘合层40的晶圆框架50移除缺陷晶片110，如美国专利申请No.13/252,816中描述的，其全部内容通过引用方式结合于此。
接着参考图9，晶片100在与带有粘合层40的晶圆框架50分离之后收被收集在碗状件（bowl）70或其他适用装置（诸如传送带）。在一个实施例中，使用CO2雪工艺（CO2snow process）或作为替代的激光工艺，晶片100与晶圆框架50分离，CO2雪工艺如美国申请No.13/252,816中说明，其全部内容通过引用方式结合于此。
后续加工如传统半导体处理一样继续进行。例如，晶片100供入碗式送料处理器（bowlfeeder handler）。该盘式送料处理器可执行可选测试（通常，为基本功能性测试）并且可将晶片100按顺序附着在带120（图10）上。在另一个实施例中，晶片100可使用晶片分类工具直接放置于带120上，而不用经过碗状件70和盘式送料处理器。
图11和图12示出使用等离子切割工艺而形成半导体器件的替代实施例。
在图1c的之前实施例之后进行加工。图11示出了实施例，其示出了切割之前的衬底10。光阻层51沉积在衬底10上。光阻层51使用传统的光刻技术而被露出和生长（develop），形成示出的图案，该图案在衬底10的切割通道15上具有沟道55。利用光阻图案执行等离子蚀刻，从而在衬底10中形成切割通道15（如图12中示出）。该等离子切割工艺可使用基于氟的等离子化学物，如CF4/H2、CHF3或作为替换使用的基于卤素的化学物，如Cl2、Cl2/HBr/O2。由于等离子的腐蚀性能，在等离子体暴露之前，所有金属成分需被覆盖保护层，如抗蚀剂。
有利地，等离子切割过程需要较薄的通道宽度，这是由于等离子蚀刻过程的较小的损坏程度和能力，从而形成具有较深纵横比的沟道。在一个或多个实施例中，具有宽度WDC为约5μm至约50μm的切割通道用于等离子锯解过程。
在等离子切割过程之后，使用形成器件（如图2中示出）的蚀刻过程（如湿式蚀刻）去除光阻层51。去除光阻层51后的结构与图2中示出的器件相似。随后加工如关于图2-图10说明的而继续进行。
图13和图14示出使用两步式切割工艺形成半导体器件的替代实施例。
参考图13，第一切割过程可用于形成粗糙的切割通道，其具有未经加工的侧壁61。在一个实施例中，第一切割过程可以是机械锯解过程，其形成易具有碎片和破裂的粗糙侧壁。例如，侧壁61的均方根表面粗糙度可以大于20μm，例如，约20μm至50μm。接着，如图14所示，第二切割过程可用于平滑该粗糙侧壁61并且形成平滑的侧壁62。例如，平滑侧壁62的均方根表面粗糙度可小于20μm，并且可为约5μm至20μm，或作为替代，为约1μm至约10μm。在各种实施例中，平滑侧壁62的均方根表面粗糙度与侧壁61的均方根表面粗糙度的比例为约0.1:1至约0.8:1。
在一个或多个实施例中，第二切割过程可包括蚀刻过程，如等离子蚀刻或湿式蚀刻工艺，其更强地作用于具有增加的表面积的角落。
在其他替代实施例中，该蚀刻可使用等离子蚀刻工艺执行或使用蚀刻加工和机械加工的组合来执行。本发明的实施例也包括使用诸如激光的辐射工艺，以（部分的）切割晶圆。可扫描激光束，形成切割通道。
图15-图20示出使用切割-测试-磨削工艺流程形成带有背侧金属化的半导体器件的替代实施例。
在之前的实施例中，半导体器件不具有背侧金属化。这是因为，背侧金属化需在晶圆级加工流程中的磨削之后形成。然而，此处，切割先于磨削步骤进行，并且磨削将晶圆分离成不同的晶片。本发明的实施例可经过修改而用于DTG工艺流程。
图15示出在形成图2中示出的切割通道15之后的器件。牺牲材料25填充入切割通道15。该牺牲材料25可以是塑封混合物或适于提供在从背侧磨削晶圆之后的机械衬底的其他材料。此外，选定牺牲材料25，以例如，使用湿式蚀刻工艺可选地去除该牺牲材料。
接下来参考图16，该工艺流程如关于图3和图4说明的继续进行。换句话说，可如关于图3说明的而执行测试。随后，磨削加工使露出底面13的衬底10变薄。
在以上说明的之前实施例中，磨削工艺形成分离的晶片100。然而，在该实施例中，即使在背侧磨削之后，衬底10的机械性能继续保持稳定并通过牺牲材料25而被保持在一起。从而，可执行背侧金属化工艺。
如接下来的图17示出，在一个实施例中，沉积绝缘层57。接着沉积光阻层56并且可使用传统的光刻技术对光阻层56进行图案化。可使用图案化的光阻层56作为掩膜而图案化该绝缘层57，以露出衬底10底面13的一部分。
参考图18，在各种实施例中，可使用金属化工艺，以在晶片100的背侧形成背侧触点。例如，在一个实施例中，可沉积金属并且可形成硅化物。在另一个实施例中，可以沉积金属衬壳（metal liner），之后形成焊接材料。在另一个实施例中，可使用溅射淀积工艺来沉积金属化层。在该情况下，金属不仅沉积在衬底10的底面13上，而且沉积在光阻层56上。通过所谓的“剥离工艺”，光阻层56与光阻层56顶部的金属层一起被化学地去除。
去除任何剩余的光阻层56，之后，可选地去除绝缘层57。例如，在一个实施例中，在去除光阻层56之后，可涂覆并生长（develop）切割光阻层59。图案化的切割光阻层59露出绝缘层57的区域（牺牲材料25上方）。例如，可使用各向异性蚀刻工艺来蚀刻露出的绝缘层57，以露出牺牲材料25。例如，可使用根据衬底10选择的湿式蚀刻工艺去除牺牲材料25。所有剩余的切割光阻层59被去除，形成图20中示出的结构。随后的工序如之前说明的图7至图10中示出。
虽然参考示意性实施例说明了本发明，但其不旨在进行限制。本领域的技术人员在参考了本说明之后，应当容易想到示意性实施例的各种修改和组合，以及本发明的其他实施例。如示出，图1-图10、图11-图12、图13-图14、和/或图15-20所示的某些或所有实施例可进行组合。因此，附属权利要求包含所有的这样的修改。
虽然详细说明了本发明的及其优点，应当理解，在不背离如权力要求限定的本发明的精神和范围的情况下，可进行各种变化、替换和变更。例如，本领域的技术人员应当理解，可改变此处说明的许多特征、功能、工艺、和材料，且同时这样的改变保持在本发明范围内。
此外，本申请的范围不限于本说明书中说明的工艺、机器、制造、物质的成分、方式、方法、和步骤的具体实施例。本领域的技术人员从本发明的公开中容易想到现存的或以后将形成的工艺、机器、制造、物质成分、方式、方法、和步骤，其用于执行与根据本发明可利用的此处说明的对应实施例相同的功能或获得基本相同的结果。因此，所附权利要求旨在将此类工艺、机器、制造、物质成分、方式、方法和步骤包括在它们的范围内。

Claims (26)

1.一种制造半导体器件的方法，所述方法包括：
提供具有顶面和相对的底面的晶圆，所述顶面包括多个切割通道，其中，所述晶圆包括与所述顶面邻近的多个晶片，其中，所述多个晶片中的每个晶片通过所述多个切割通道中的一个切割通道与所述多个晶片的另一个晶片分开；
从所述顶面在所述晶圆中形成沟道，所述沟道沿所述多个切割通道而定向；
在形成沟道之后，测试所述多个晶片，以识别所述多个晶片中的第一类晶片，被识别的所述第一类晶片与所述多个晶片中的其余晶片分离；以及
在测试所述多个晶片之后，从背面磨削所述晶圆，以将所述晶圆分离成所述多个晶片。
2.根据权利要求1所述的方法，其中，测试所述多个晶片包括同时测试所述多个晶片中的至少二十个晶片。
3.根据权利要求1所述的方法，进一步包括在将所述晶圆分离成所述多个晶片之后从所述多个晶片移除所述第一类晶片。
4.根据权利要求1所述的方法，其中，在所述晶圆中形成沟道包括使用机械锯解工艺。
5.根据权利要求4所述的方法，其中，所述切割通道的宽度是约10μm至约150μm。
6.根据权利要求4所述的方法，进一步包括，利用蚀刻工艺来平滑所述沟道的侧壁。
7.根据权利要求1所述的方法，其中，在所述晶圆中形成沟道包括使用等离子切割工艺。
8.根据权利要求7所述的方法，其中，所述切割通道的宽度是约5μm至约50μm。
9.根据权利要求1所述的方法，其中，所述切割通道的深度约为所述晶圆中的器件区域的厚度。
10.根据权利要求1所述的方法，其中，所述多个晶片不包括背侧金属化。
11.根据权利要求1所述的方法，其中，所述半导体器件是芯片尺寸封装件。
12.根据权利要求1所述的方法，其中，测试所述多个晶片包括使用电测试。
13.根据权利要求1所述的方法，其中，测试所述多个晶片包括使用成像工具。
14.一种制造半导体器件的方法，所述方法包括：
提供具有顶面和相对的底面的晶圆，所述顶面包括多个切割通道，其中，所述晶圆包括与所述顶面邻近的多个晶片，其中，所述多个晶片中的每个晶片通过所述多个切割通道中的一个切割通道与所述多个晶片中的另一个晶片隔开；
使用光阻层涂覆所述晶圆的顶面；
图案化所述光阻层，以露出所述顶面的一部分；
通过等离子切割工艺，使用图案化的光阻层来蚀刻所述晶圆中的沟道，所述沟道沿所述多个切割通道定向；
在形成沟道之后，测试所述多个晶片，以识别所述多个晶片中的缺陷晶片；以及
在测试所述多个晶片之后，从背面磨削所述晶圆，以将所述晶圆分离成所述多个晶片。
15.根据权利要求14所述的方法，其中，所述切割通道的宽度是约5μm至约50μm。
16.根据权利要求14所述的方法，其中，所述切割通道的深度约是所述晶圆中的器件区域的厚度。
17.根据权利要求14所述的方法，其中，所述切割通道的深度是约50μm至约500μm。
18.根据权利要求14所述的方法，其中，所述多个晶片不包括背侧金属化。
19.根据权利要求14所述的方法，其中，所述半导体器件是芯片尺寸封装件。
20.一种制造半导体器件的方法，所述方法包括：
提供具有顶面和相对的底面的晶圆，所述顶面包括多个切割通道，其中，所述晶圆包括与所述顶面邻近的多个晶片，其中，所述多个晶片中的每个晶片通过所述多个切割通道中的一个切割通道与所述多个晶片中的另一个晶片隔开；
从所述顶面在所述晶圆中形成沟道，所述沟道沿所述多个切割通道定向；
利用牺牲材料填充所述沟道；
在形成沟道之后，测试所述多个晶片，以识别所述多个晶片中的第一类晶片，所识别的第一类晶片与所述多个晶片中的其余晶片分离；
在测试所述多个晶片之后，从背面磨削所述晶圆，以露出所述多个晶片的底面，从而所述牺牲材料从所述顶面延伸至所述底面；
在所述多个晶片的底面上形成背侧触点；以及
通过去除所述牺牲材料来分离所述多个晶片。
21.根据权利要求20所述的方法，进一步包括从所述多个晶片移除所述第一类晶片。
22.根据权利要求20所述的方法，其中，在所述晶圆中形成沟道包括使用机械锯解工艺。
23.根据权利要求22所述的方法，其中，所述切割通道的宽度是约10μm至约150μm。
24.根据权利要求22所述的方法，进一步包括在填充所述沟道之前利用蚀刻工艺来平滑所述沟道的侧壁。
25.根据权利要求20所述的方法，其中，在所述晶圆中形成沟道包括使用等离子切割工艺。
26.根据权利要求25所述的方法，其中，所述切割通道的宽度是约5μm至约50μm。
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