CN103022090A - 一种高效率、高耐压肖特基芯片 - Google Patents

一种高效率、高耐压肖特基芯片 Download PDF

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关仕汉
吕新立
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Abstract

一种高效率、高耐压肖特基芯片，属于半导体器件制造技术领域。包括顶部金属层（1）、顶部金属层（1）下方的肖特基界面（5）、紧靠肖特基界面（5）下方的多晶硅（2）、多晶硅外周的第一沟槽（3）、下部的N型外延层N-EPI（6）和N型基片N+Substrate（7），其特征在于：在两相邻第一沟槽（3）之间增设第二沟槽（4），第一沟槽（3）的底部厚度大于边部厚度。与现有技术相比，具有提高肖特基芯片的通电效率，降低正向压降，并可以保持原有的反向电压要求降低导通正向电流时的压降VF等优点。

Description

一种高效率、高耐压肖特基芯片
技术领域
一种高效率、高耐压肖特基芯片，属于半导体器件制造技术领域。具体涉及一种新型高效率肖特基二极管Schottky。
背景技术
传统N通道肖特基芯片肖特基界面下方是多晶硅，多晶硅的外周挖沟槽，因为只有一种沟槽且沟槽氧化硅的厚度一致，如图2所示，在沟槽底部弯角的地方容易发生电力击穿，该种肖特基芯片反向耐压较低，肖特基界面通过电流面积小，通电效率低。
发明内容
本发明要解决的技术问题是：克服现有技术的不足，提供一种可以提高肖特基芯片的通电效率，降低正向压降，并提高反向耐压的一种高效率、高耐压肖特基芯片。
本发明解决其技术问题所采用的技术方案是：该一种高效率、高耐压肖特基芯片，包括顶部金属层、顶部金属层下方的肖特基界面、紧靠肖特基界面下方的多晶硅、多晶硅外周的第一沟槽、下部的N型外延层N-EPI和N型基片N+Substrate，其特征在于：在两相邻第一沟槽之间增设第二沟槽，第一沟槽的底部厚度大于边部厚度。
所述的第二沟槽为多个，每两个第一沟槽之间设置一个。
所述的第二沟槽的深度低于第一沟槽的深度。
所述的第一沟槽的底部厚度是边部厚度的2-5倍。
与现有技术相比，本发明的高效率、高耐压肖特基芯片的有益效果是：
1、在现有肖特基芯片两个第一沟槽中间增加一个第二沟槽， 在相等的肖特基芯片面积下肖特基界面得以增加，正向导通电流的能力加强，降低正向通电时的压降VF值，从而提升正向通电的效率15-30%。另第二沟槽的深度比第一沟槽浅，反向电压时第一沟槽的MOS空乏功能可以保护第二沟槽的肖特基界面，因而降低反向漏电流的损耗；
2、第一沟槽底部的氧化硅层较厚，比边部沟槽的氧化硅层加厚2-3倍，有效防止第一沟槽底部弯角的地方发生电力击穿，产品反向耐压可以提高15—30%。且可以保持原有的反向电压要求降低导通正向电流时的压降VF。
附图说明
图1是高效率、高耐压肖特基芯片结构示意图。
图2是现有技术肖特基芯片结构示意图。
其中：1、顶部金属层  2、多晶硅   3、第一沟槽   4、第二沟槽   5、肖特基界面   6、N型外延层N-EPI    7、N型基片N+ Substrate。
具体实施方式
下面结合附图1对本发明高效率、高耐压肖特基芯片做进一步描述。
该一种高效率、高耐压肖特基芯片，由顶部金属层1、多晶硅2、第一沟槽3、第二沟槽4、肖特基界面5、N型外延层N-EPI 6和N型基片N+ Substrate 7组成。从下往上依次为：N型基片N+Substrate 7、N型外延层N-EPI 6、第一沟槽3、多晶硅2、第二沟槽4、肖特基界面5和顶部金属层1。
多晶硅2紧靠在肖特基界面5的下方、在多晶硅的两侧部和下部挖出第一沟槽3、在两相邻第一沟槽3之间挖出第二沟槽4，第一沟槽3的底部厚度大于边部厚度。
所述的第二沟槽4为方形槽，多个，每两个第一沟槽3之间设置一个。
所述的第二沟槽4的深度低于第一沟槽3的深度。
所述的第一沟槽3的底部厚度是边部厚度的2-5倍。
如底部沟槽厚度为边部沟槽厚度的2倍，产品反向耐压可以提高15%；
底部沟槽厚度为边部沟槽厚度的3倍，产品反向耐压可以提高20%；
底部沟槽厚度为边部沟槽厚度的5倍，产品反向耐压可以提高30%。
在现有技术肖特基晶粒制作中，在多晶硅2外周挖的两第一沟槽3中间再挖一个第二沟槽4, 第二沟槽4的表面形成额外的肖特基界面，也就是把肖特基界面的形状制成平面和沟槽相间隔的形状，因此在相等的肖特基芯片面积中肖特基界面5得以增加，正向导通电流的能力加强，降低正向通电时的压降VF值，从而提升正向通电的效率15-30%。另第二沟槽4的深度比第一沟槽3浅，反向电压时第一沟槽3的MOS空乏功能可以保护第二沟槽4的肖特基界面，因而降低反向漏电流的损耗。
本高效率、高耐压肖特基芯片把肖特基芯片氧化硅层底部加厚，使电场在反向电压得到疏解，所以反向耐压可以提高15-30%。且可以保持原有的反向电压要求，但是提高N-EPI外延的掺杂浓度从而降低导通正向电流时的压降VF，从而提升正向导通的效率。解决了肖特基芯片第一沟槽3底部弯角地方容易击穿造成反向电压低的问题。
以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。

Claims (4)

1.一种高效率、高耐压肖特基芯片，包括顶部金属层（1）、顶部金属层（1）下方的肖特基界面（5）、紧靠肖特基界面（5）下方的多晶硅（2）、多晶硅外周的第一沟槽（3）、下部的N型外延层N-EPI（6）和N型基片N+Substrate（7），其特征在于：在两相邻第一沟槽（3）之间增设第二沟槽（4），第一沟槽（3）的底部厚度大于边部厚度。
2.根据权利要求1所述的一种高效率、高耐压肖特基芯片，其特征在于：所述的第二沟槽（4）为多个，每两个第一沟槽（3）之间设置一个。
3.根据权利要求1或2所述的一种高效率、高耐压肖特基芯片，其特征在于：所述的第二沟槽（4）的深度低于第一沟槽（3）的深度。
4.根据权利要求3所述的一种高效率、高耐压肖特基芯片，其特征在于：所述的第一沟槽（3）的底部厚度是边部厚度的2-5倍。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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