CN103000565B - 一种提升cmos工艺中浅沟槽隔离性能的方法 - Google Patents
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Abstract
本发明公开了一种提升CMOS工艺中浅沟槽隔离性能的方法，包括以下步骤：提供一种半导体衬底，衬底上具有浅沟槽结构，浅沟槽结构中填充有线性氮化硅和线性氧化物层，包括浅沟槽结构表面的衬底表面覆盖有阻挡层和缓冲层；去除衬底阻挡层和缓冲层；在衬底的表面氧化生成牺牲氧化物层作为第一保护层；在衬底牺牲氧化物层上沉积第二保护层；对衬底具有浅沟槽结构的衬底进行曝光和显影；调整植入条件进行植入，保持植入后电性结果不变；去除光阻层，并进行清洗。本发明的方法能够降低STI凹槽氧化层损失，提升浅沟槽隔离性能，提高产品的良率。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种提升CMOS工艺中浅沟槽隔离性能的方法。
背景技术
现有CMOS工艺中在浅沟槽隔离(STI)制程中SIN(氮化硅，Si3N4)移除之后，会先氧化生成一层牺牲氧化层(sacrificial oxide)，用此牺牲氧化层做保护层，同时曝光显影进行后续的植入，在植入步骤完成以后，进行电浆清洗-ASHER(用于去除光阻的一种干式蚀刻方式)，并利用WET etch进行清洗，重复类似的步骤完成半导体器件电性的植入。在利用WET etch进行清洗的过程中，会导致STI凹槽氧化物(divot oxide)不断被消耗。
该STI凹槽氧化物损失太多易导致后续多晶硅蚀刻(poly etch)产生多晶硅残留(poly residue)，并引起漏电，造成产品的低良率。
因此，需要提供一种提升CMOS工艺中浅沟槽隔离性能的方法，以能够降低STI凹槽氧化物损失改善现有技术中的上述缺陷。
发明内容
针对现有技术中存在的上述缺陷和不足，本发明的目的在于提供一种提升CMOS工艺中浅沟槽隔离性能的方法，其能够降低STI凹槽氧化层损失，提升浅沟槽隔离性能，提高产品的良率。
为了实现上述目的，本发明采用以下技术方案：
一种提升CMOS工艺中浅沟槽隔离性能的方法，包括以下步骤：
(1)提供一种半导体衬底，衬底上具有浅沟槽结构，浅沟槽结构中填充有线性氮化硅和线性氧化物层，包括浅沟槽结构表面的衬底表面覆盖有阻挡层和缓冲层；
(2)去除所述阻挡层和缓冲层；
(3)在所述衬底的表面氧化生成牺牲氧化物层作为第一保护层；
(4)在所述牺牲氧化物层上沉积第二保护层；
(5)对所述具有浅沟槽结构的衬底进行曝光和显影；
(6)调整植入条件进行植入，保持植入后电性结果不变；
(7)去除光阻层，并进行清洗。
进一步地，所述第二保护层为氮化硅层。
进一步地，所述步骤(7)中的清洗包括利用电浆清洗-ASHER和利用湿式蚀刻清洗。
进一步地，所述步骤(7)的利用湿式蚀刻清洗包括多道湿式蚀刻清洗。
进一步地，所述步骤(4)具体为：
(41)预先确定出步骤(7)中的湿式蚀刻的总道数和每一道所述湿式蚀刻清洗所要消耗的氮化硅的量，并据此计算出应该沉积的氮化硅的厚度；
(42)在所述牺牲氧化物层上沉积步骤(41)中计算出的厚度的氮化硅层，作为第二保护层。
进一步地，所述阻挡层为氮化硅层。
本发明的提升CMOS工艺中浅沟槽隔离性能的方法，在浅沟槽隔离制程中，去除衬底表面的阻挡层和缓冲层后，生长一层牺牲氧化物层作为第一保护层，然后在牺牲氧化物层上沉积第二保护层，在后续的曝光和显影后，调整植入条件进行植入，并保持所述浅沟槽结构植入的电性结果不变，最后去除光阻层，并进行清洗。本发明能够降低STI凹槽氧化层损失，提升浅沟槽隔离性能，提高产品的良率。
附图说明
图1为现有技术中生产的浅沟槽隔离示意图，其中凹槽氧化层损失过多。
图2a-2f为根据本发明的方法形成浅沟槽隔离的工艺流程。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚，下面结合附图及实施例，对本发明进行进一步详细说明。此处所描述的具体实施例仅用以解释本发明，但并不用于限定本发明。
本发明提供了一种提升CMOS工艺中浅沟槽隔离性能的方法，包括以下步骤：
(1)提供一种半导体衬底，衬底上具有浅沟槽结构，浅沟槽结构中填充有线性氮化硅和线性氧化物层，包括浅沟槽结构表面的衬底表面覆盖有阻挡层和缓冲层。
其中，所述衬底为本领域的公知材料组成，例如可以由单晶硅或多晶硅组成。所述浅沟槽的形成也是利用本领域公知的工艺制程。在浅沟槽中填充线性氮化硅和线性氧化物层后形成浅沟槽隔离的初始形态。
(2)如图2a-2b所示，先后去除衬底1上的阻挡层和缓冲层2。
(3)如图2c所示，在衬底1的表面氧化生成牺牲氧化物层3，作为第一保护层。
(4)如图2d所示，在牺牲氧化物层3上沉积第二保护层4。该第二保护层4优选为氮化硅层4。
(5)如图2e所示，对所述具有浅沟槽结构的衬底1进行曝光和显影。图2e中的标记5为在曝光和显影过程中沉积的光阻层5。
(6)调整植入条件进行植入，保持器件植入后的电性结果不变；
(7)去除光阻层5，并进行清洗。如图2f所示，清洗步骤完成后，衬底的表面上还保留有比之前更薄的牺牲氧化物层3(第一保护层)和相比之间较薄的氮化硅层4(第二保护层)，即此时整面晶片仍受到氮化硅层的保护，由此控制STI凹槽氧化物损失，尤其是能有效降低0.18μm及以下制程STI凹槽氧化物损失。
需要注意的是，步骤(7)中的清洗优选电浆清洗-ASHER(一种干式蚀刻方式，可用于去除光阻)和湿式蚀刻清洗。
上述清洗过程中可重复多道湿式蚀刻清洗，每经过一道湿式蚀刻清洗，氮化硅层4都被蚀刻掉一部分。依据每一道湿式蚀刻进行清洗所消耗掉氮化硅的量，和所要进行湿式蚀刻的总道数，计算出应该沉积的氮化硅的厚度。
此计算确定应该沉积的氮化硅的厚度的步骤可以发生在上述步骤(4)的沉积第二保护层4之前，即本发明的步骤(4)可以包括：(41)预先确定出步骤(7)中的湿式蚀刻的总道数和每一道湿式蚀刻清洗所要消耗的氮化硅的量，并据此计算出应该沉积的氮化硅的厚度；(42)在牺牲氧化物层上沉积步骤(41)中计算出的厚度的氮化硅层，作为第二保护层。这样以便沉积适宜厚度的氮化硅层(即第二保护层)4，避免氮化硅的浪费或不足，而影响浅沟槽隔离的性能。
本发明的提升CMOS工艺中浅沟槽隔离性能的方法的步骤(1)提及的阻挡层优选为氮化硅层。
本发明的提升CMOS工艺中浅沟槽隔离性能的方法，是在氧化生成一层牺牲氧化层后，再沉积一层氮化硅(保持氮化硅的厚度适当，其厚度的具体确定方法已在上文中描述)，用此氮化硅和牺牲氧化层共同作为保护层，在后续曝光显影后，调整植入的条件(即使器件植入的电性结果保持不变)。在植入步骤完成以后，进行电浆清洗-ASHER，并利用湿式蚀刻进行清洗。清洗后，整面晶片由氮化硅层保护，从而控制STI凹槽氧化物的损失，提升浅沟槽隔离性能，提高产品的良率。
以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围；如果不脱离本发明的精神和范围，对本发明进行修改或者等同替换，均应涵盖在本发明权利要求的保护范围当中。
Claims (2)
1.一种提升CMOS工艺中浅沟槽隔离性能的方法，其特征在于，包括以下步骤：
(1)提供一种半导体衬底，衬底上具有浅沟槽结构，浅沟槽结构中填充有线性氮化硅和线性氧化物层，包括浅沟槽结构表面的衬底表面覆盖有阻挡层和缓冲层；
(2)去除所述阻挡层和缓冲层；
(3)在所述衬底的表面氧化生成牺牲氧化物层作为第一保护层；
(4)在所述牺牲氧化物层上沉积氮化硅层；
(5)对所述具有浅沟槽结构的衬底进行曝光和显影；
(6)调整植入条件进行植入，保持植入后电性结果不变；
(7)去除光阻层；
(8)进行清洗,包括利用电浆清洗-ASHER和利用多道湿式蚀刻清洗；
所述步骤(4)具体为：
(41)预先确定出步骤(8)中的湿式蚀刻的总道数和每一道所述湿式蚀刻清洗所要消耗的氮化硅的量，并据此计算出应该沉积的氮化硅的厚度。
2.根据权利要求1所述的方法，其特征在于，所述阻挡层为氮化硅层。
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