CN102931165A - 封装基板及其制造方法 - Google Patents

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Abstract

本发明公开一种封装基板及其制造方法，所述封装基板包括一第一绝缘层、一内电路层及一第二绝缘层，所述内电路层形成于所述第一绝缘层的一内表面上，所述第二绝缘层覆盖于所述第一绝缘层及内电路层上，所述第一绝缘层具有一蚀刻凹部，所述蚀刻凹部裸露所述第二绝缘层的一相邻表面，且具有一呈光滑状的内壁面。通过先电镀金属再蚀刻去除金属的方式，将蚀刻凹部的内壁面形成光滑状，可避免以机械钻孔而产生碎屑或毛刺，所述蚀刻凹部的排列方式及形状相较于机械钻孔也具有较佳的设计弹性。

Description

封装基板及其制造方法
技术领域
本发明是有关于一种封装基板及其制造方法，特别是有关于一种可埋设芯片的封装基板及其制造方法。
背景技术
现有半导体封装基板，例如板上芯片型(board on chip，BOC)的封装基板，其制作方式如下：利用铣刀于一基板上进行机械钻孔形成贯穿的通孔，并在基板的特定区域形成干膜，而后再进行曝光、显影、蚀刻等作业，以便于基板上形成表面线路，如此即可得到一板上芯片型的封装基板。在封装时，可将芯片设置于封装基板的上表面，再利用焊线通过通孔与基板下表面的线路所形成的焊垫电性连接，再对通孔进行封胶。
另外，还有一种凹槽向下型(cavity down，或称为接合面向下型)的封装基板，其制作方式为：先在一层基板上机械钻孔形成贯穿的通孔，并在基板上形成线路；接着，在具通孔的基板上再压合另一介电层进行增层，以及制作其他表面线路，如此即可得到一凹槽向下型的封装基板。在封装时，再将芯片容置于封装基板的凹槽内，利用焊线电性连接芯片的焊垫至基板下表面的线路所形成的焊垫，再对凹槽进行封胶。
上述两种封装基板一般为单层或多层的印刷电路板，具有由树脂浸渍于玻璃布基材所构成的介电层，所述印刷电路板若要开设有通孔或凹槽，必须以钻头进行旋转加工或利用冲头与冲模进行冲孔加工。但是，利用机械钻孔于介电层上形成通孔或凹槽，在加工过程中不仅会产生碎屑粉尘，且加工后于介电层的通孔或凹槽的内壁面更会有毛刺(burr)产生，而碎屑、毛刺等异物将会影响所述基板后续的封装作业及产品的质量(quality)。
故，有必要提供一种封装基板，以解决现有技术所存在的问题。
发明内容
有鉴于此，本发明提供一种封装基板及其制造方法，以解决目前基板利用机械钻孔会产生碎屑、毛刺等异物的问题。
本发明的主要目的在于提供一种封装基板，其可以通过电镀金属再蚀刻去除金属的方式，将蚀刻凹部的内壁面形成光滑状，可避免以机械钻孔而产生碎屑或毛刺，再者，所述蚀刻凹部的排列方式及形状相较于机械钻孔也具有较佳的设计弹性。
为达成本发明的前述目的，本发明一实施例提供一种封装基板，所述封装基板包括一第一绝缘层、一内电路层及一第二绝缘层，所述第一绝缘层具有一内表面及一相对的外表面，所述内电路层形成于所述第一绝缘层的内表面上，所述第二绝缘层覆盖于所述第一绝缘层及内电路层上，其中所述第一绝缘层具有一蚀刻凹部，所述蚀刻凹部裸露所述第二绝缘层的一相邻表面，且具有一呈光滑状的内壁面。
再者，本发明另一实施例提供一种封装基板的制造方法，首先，提供一载板并于所述载板上形成一铜柱；接着，形成一第一绝缘层在所述载板上且包覆所述铜柱；之后，形成一内电路层在所述第一绝缘层上；再来，形成一第二绝缘层覆盖所述第一绝缘层、内电路层及铜柱；最后，移除所述载板并蚀刻去除所述铜柱，以在所述第一绝缘层形成一蚀刻凹部，所述蚀刻凹部裸露所述第二绝缘层的一相邻表面，且具有一呈光滑状的内壁面。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1A至图1C本发明一实施例封装基板的示意图。
图2A至图2B本发明另一实施例封装基板的示意图。
图3A至图3H是本发明图1A封装基板的制造方法的流程示意图。
图4A至图4C是本发明图2A封装基板的制造方法的流程示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图1A、1B所示，本发明一实施例的封装基板1主要包含一第一绝缘层11、一内电路层12、一第二绝缘层13、一第一外电路层14、一第一阻焊层15、一第二外电路层16及一第二阻焊层17，其中所述封装基板1属于一凹槽向下型(cavity down)的封装基板，其可利用打线封装技术结合一芯片21，并填充一封装胶体22固定所述芯片21，本发明将于下文逐一详细说明本实施例上述各元件的细部构造、组装关系及其运作原理。
续参照图1A所示，所述第一绝缘层11具有一内表面111及一相对的外表面112，所述内电路层12形成于所述第一绝缘层11的内表面111一侧，所述第二绝缘层13覆盖于所述第一绝缘层11的所述内表面111上，其中所述第一绝缘层11具有一蚀刻凹部110，所述蚀刻凹部110裸露所述第二绝缘层13的一相邻表面，且具有一呈光滑状的内壁面113，其中所述光滑状的内壁面113是在制程中通过电镀铜及蚀铜的方式形成，所述第一绝缘层11与第二绝缘层13皆包含玻璃纤维或环氧树脂，所述光滑状的内壁面113不会有因玻璃纤维突出而产生的毛刺(burr)及由于机械钻孔而产生的不平整表面，且所述蚀刻凹部110的粗糙度(Ra)小于1微米。
续参照图1B所示，所述第一外电路层14形成于所述第一绝缘层11的外表面112一侧，在形成所述第一外电路层14之前，并可通过机械钻孔或激光钻孔方式在所述第一绝缘层11上进行钻孔，再以导电材料如铜、镍、金、铝等物质填满形成导通孔(未标示)，进而使所述第一外电路层14与内电路层12电性连接，另外，所述第一阻焊层15为防焊绿漆(solder mask)，覆盖于所述第一外电路层14上并裸露一部份的第一外电路层14，以保护第一外电路层14，避免因刮伤造成短、断路现象，其中所述裸露的第一外电路层14可做为数个焊垫，其可通过焊线(未标示)与所述打线型的芯片21电性连接，也就是说，本实施例的封装基板1为凹槽向下型的封装基板，并可用以制作打线型芯片21的凹槽向下型封装构造。
相似的，所述第二外电路层16形成于所述第二绝缘层13的一外表面132，且可以预先通过机械钻孔或激光钻孔方式在所述第二绝缘层13内形成导通孔(未标示)，进而使所述第二外电路层16与内电路层12电性连接，所述第二阻焊层17同样为防焊绿漆(solder mask)，覆盖于所述第二外电路层16上并裸露一部份的所述第二外电路层16，以做为数个焊垫。另外，所述第二外电路层16与第二绝缘层13上方还可以再覆盖一层或多层的绝缘层及外电路层，并不以本实施例所局限。
如上所述，通过所述蚀刻凹部110的内壁面113呈光滑状的设计，可避免利用机械钻孔对所述第一绝缘层11进行凹槽加工，因而不会造成所述内壁面113产生碎屑、毛刺等问题，进而能够排除后续封装作业异物污染的风险，另外，由于所述蚀刻凹部110是在制程中通过电镀铜及蚀铜的方式形成，所述蚀刻凹部110的排列方式及形状(例如矩形、圆形或其他多边形)不受限于机械钻孔所使用的工具，相较于机械钻孔具有较佳的设计弹性。
要说明的是，本发明一实施例的封装基板1，也可如图1C所示，省略内电路层，并通过盲孔的方式，直接在所述第一绝缘层11及第二绝缘层13进行钻孔(未标示)及电镀，使所述第一外电路层14电性连接所述第二外电路层16，又或者省略所述第二外电路层16及第二阻焊层17，仅设置有所述第一绝缘层11及第二绝缘层13，使所述第一外电路层14形成于所述第一绝缘层11上，以上的设计同样可避免利用机械钻孔对所述第一绝缘层11进行凹槽加工，因此封装基板1的结构不以本实施例所局限。
请参照图2A、2B所示，本发明另一实施例的封装基板1相似于本发明图1A、1B实施例，并大致沿用相同元件名称及图号，但本实施例的差异特征在于：所述封装基板1同样为凹槽向下型的封装基板，所述封装基板1包括一第一绝缘层11、一内电路层12’、一第二绝缘层13、一第一外电路层14、一第一阻焊层15、一第二外电路层16及一第二阻焊层17。
所述第一绝缘层11具有一内表面111及一相对的外表面112，所述内电路层12’形成于所述第一绝缘层11的内表面111一侧，所述第二绝缘层13覆盖于所述第一绝缘层11的所述内表面111上，所述第一外电路层14形成于所述第一绝缘层11的外表面112且电性连接所述内电路层12’，所述第一阻焊层15覆盖于所述第一外电路层14上，并裸露一部份的所述第一外电路层14，所述第二外电路层16形成于所述第二绝缘层13的一外表面132且电性连接所述内电路层12’，所述第二阻焊层17覆盖于所述第二外电路层16上，并裸露一部份的所述第二外电路层16，其中所述内电路层12’具有一第一部分电路层120及一第二部分电路层120’，且所述第一部分电路层120的一下表面具有一抗蚀层121；所述第一绝缘层11具有一蚀刻凹部110，所述蚀刻凹部110裸露所述第二绝缘层13的一相邻表面及所述抗蚀层121的一表面，且所述蚀刻凹部110具有一呈光滑状的内壁面113。
所述抗蚀层121为钛铜复合层(镀一层钛，上面再镀一层铜)、镍、金或镍金复合层(镀一层镍，上面再镀一层金)，所述抗蚀层121优选自钛铜复合层。如图2B所示，将一倒装型的芯片21放置于所述蚀刻凹部110中，并将所述芯片21朝上的有源表面的金属接点(未标示)通过凸块(bumps)电性连接于所述抗蚀层121上，再填充一封装胶体22固定所述芯片21。本实施例的封装基板2为凹槽向下型的封装基板，并可用以制作倒装型芯片21的凹槽向下型封装构造。
根据本实施例，通过所述蚀刻凹部110的内壁面113呈光滑状的设计，不仅可避免产生碎屑、毛刺而造成后续封装作业的异物污染，更可使所述蚀刻凹部110的排列方式及形状具有较佳的设计弹性。更进一步的，将所述芯片21的金属接点(未标示)以倒装芯片(flip chip)的方式电性连接于所述抗蚀层121，取代焊线焊接的方式，而达到缩短电性传输路径、降低杂讯、提升整体效能的目的。
请参照图3A至图3H并配合图1A及1B，其显示依照本发明的一实施例的封装基板1的制造流程图。本实施例的封装基板1的制造方法可包括如下步骤：
首先，如图3A所示，提供一载板31，所述载板31通常为可剥离的非导电材料。所述载板31上面铺设一导电层30，例如铜箔。于所述导电层30上覆盖一光刻胶层32。
接着，如图3B所示，在所述光刻胶层32上进行掩膜曝光与显影液显影等工艺而图案化所述光刻胶层32形成一缺槽320，因而使所述载板31显露出来。
然后，如图3C所示，再将铜电镀于所述缺槽320中而形成一铜柱33。在其他实施方式中，亦可使用其他金属，例如镍或铝等。
之后，如图3D所示，再将光刻胶层32去除，以使所述铜柱33形成在所述导电层30上。
接着，如图3E所示，以压合方式形成一第一绝缘层11在所述导电层30上且包覆所述铜柱33，所述第一绝缘层11的材料可为绝缘树脂材料，例如为具有玻璃纤维及含浸环氧树脂并干燥硬化后所制成的B阶化胶片(B-stageprepreg)，其利用其在高温高压中的再熔胶以及流胶特性，压合在所述导电层30上，接着再次加热固化即可得到所述第一绝缘层11。随后，利用机械刷磨去除上层多余的部份所述第一绝缘层11，并使所述铜柱33的顶端显露出来而与所述第一绝缘层11的上表面齐平。
之后，如图3F所示，以图案化光刻胶及电镀等工艺形成一内电路层12在所述第一绝缘层11的内表面111上。
再来，如图3G所示，以相似于所述第一绝缘层11的压合工艺形成一第二绝缘层13，以覆盖所述第一绝缘层11、内电路层12及铜柱33。
然后，如图3H所示，移除图3G的所述载板31及导电层30，并以蚀刻液蚀刻去除所述铜柱33，进而在所述第一绝缘层11形成一蚀刻凹部110，其中所述蚀刻凹部110具有一呈光滑状的内壁面113，所述蚀刻凹部110的粗糙度(Ra)小于1微米。
接着，如图1A及1B所示，通过机械钻孔或激光钻孔方式在所述第一绝缘层11内形成导通孔(未标示)，并于所述第一绝缘层11的外表面112形成所述第一外电路层14，进而使所述第一外电路层14与内电路层12电性连接，再将所述第一阻焊层15覆盖于所述第一外电路层14上，并裸露一部份的第一外电路层14做为焊垫。同时，亦可通过机械钻孔或激光钻孔方式在所述第二绝缘层13内形成导通孔(未标示)，并于所述第二绝缘层13的外表面132形成所述第二外电路层16，进而使所述第二外电路层16与内电路层12电性连接，再将所述第二阻焊层17覆盖于所述第二外电路层16上，并裸露一部份的第二外电路层16做为焊垫。所述第二外电路层16与第二绝缘层13上方还可以再覆盖一层或多层的绝缘层及外电路层(未绘示)，并不以本实施例所局限。
此外，所述第一外电路层14亦可在形成压合一第二绝缘层13，以覆盖所述第一绝缘层11、内电路层12及铜柱33步骤之后(见图3G)，并且在所述第一绝缘层11形成一蚀刻凹部110之前形成(见图3H)。
如图1B示，在进行封装时，可将一打线型的芯片21设置在所述第二绝缘层13上，并以焊线焊接裸露的第一外电路层14的焊垫与芯片21，接着，再填充一封装胶体22固定所述芯片21。本实施例的封装基板1为凹槽向下型的封装基板，并可用以制作打线型芯片21的凹槽向下型封装构造。
若如图1C所示，未设置有内电路层12，在压合形成所述第二绝缘层13覆盖所述第一绝缘层11之后，通过盲孔的方式，直接在所述第一绝缘层11及第二绝缘层13进行钻孔(未标示)及电镀，使所述第一外电路层14电性连接所述第二外电路层16，后续再进行封装。又或者省略所述第二外电路层16及第二阻焊层17，仅设置有所述第一绝缘层11及第二绝缘层13，使所述第一外电路层14形成于所述第一绝缘层11上，以上的设计同样可避免利用机械钻孔对所述第一绝缘层11进行凹槽加工，因此封装基板1的结构不以本实施例所局限。
请参照图4A至图4C并配合图2A及2B，其显示依照本发明的另一实施例的半导体封装构造1的制造流程图。与图1A及1B的制造方法差异特征在于以下步骤：
本实施例同样如图3A至图3E所示，在一载板31上面铺设一导电层30上形成有一铜柱33，形成一第一绝缘层11在所述载板31上且包覆所述铜柱33，利用机械刷磨所述第一绝缘层11上表面，并使所述铜柱33显露出来而与所述第一绝缘层11齐平。
接着，如图4A所示，形成一内电路层12’在所述第一绝缘层11的内表面111上，所述内电路层12’具有一第一部分电路层120及一第二部分电路层120’，所述第一部分电路层120的一下表面具有一抗蚀层121，所述抗蚀层121例如为钛铜复合层、镍、金或镍金复合层，所述抗蚀层121优选自钛铜复合层，所述抗蚀层121上再形成一相对较厚的铜层(即所述内电路层12’的主体)。另外，在本实施例中，所述第二部分电路层120’是由铜电路层及一层种子层(未标示)所组成，所述种子层可以是与所述抗蚀层121材质相同(即在所述第一绝缘层11的内表面111上形成所述内电路层12’的主体之前，需要通过无电镀的方式形成钛铜复合层、镍、金或镍金复合层(所述抗蚀层121优选自钛铜复合层)作为后续电镀所述内电路层12’的主体的种子层，第一部分电路层120的主体的下方种子层便作为所述抗蚀层121时使用)，即为钛铜复合层、镍、金或镍金复合层(所述抗蚀层121优选自钛铜复合层)；或者所述种子层可以是与所述抗蚀层121材质不同(即所述种子层为一薄铜层，所述所述抗蚀层121为钛铜复合层、镍、金或镍金复合层)，即为一薄铜层。
再来，如图4B所示，形成一第二绝缘层13覆盖所述第一绝缘层11、内电路层12’及铜柱33，使所述内电路层12’嵌设于所述第二绝缘层13内。
接着，如图4C所示，移除图4B的所述载板31及导电层30，并以蚀刻液蚀刻去除所述铜柱33，进而在所述第一绝缘层11形成一蚀刻凹部110，其中所述蚀刻凹部110具有一呈光滑状的内壁面113，所述抗蚀层121裸露在所述蚀刻凹部110的底部(即所述第二绝缘层13的一相邻表面)上。在蚀刻去除所述铜柱33期间，所述抗蚀层121可保护位于所述蚀刻凹部110底部的所述第一部分电路层120不被蚀刻去除。
如图2A及2B所示，于所述第一绝缘层11形成所述第一外电路层14，且覆盖所述第一阻焊层15于所述第一外电路层14上，同时于所述第二绝缘层13形成所述第二外电路层16，再将所述第二阻焊层17覆盖于所述第二外电路层16上，最后，将一倒装型的芯片21放置于所述蚀刻凹部110中，并将所述芯片21的金属接点(未标示)通过凸块电性连接于所述抗蚀层121，再填充一封装胶体22固定所述芯片21。本实施例的封装基板2为凹槽向下型的封装基板，并可用以制作倒装型芯片21的凹槽向下型封装构造。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (15)

1.一种封装基板，其特征在于：所述封装基板包括：
一第一绝缘层，具有一内表面及一相对的外表面；
一内电路层，形成于所述第一绝缘层的内表面一侧，所述内电路层具有一第一部分电路层及一第二部分电路层，且所述第一部分电路层的一下表面具有一抗蚀层；及
一第二绝缘层，覆盖于所述第一绝缘层的所述内表面上；其中所述第一绝缘层具有一蚀刻凹部，所述蚀刻凹部裸露所述第二绝缘层的一相邻表面及所述抗蚀层一表面，且所述蚀刻凹部具有一呈光滑状的内壁面。
2.如权利要求1所述的封装基板，其特征在于：所述封装基板另包含：一第一外电路层，形成于所述第一绝缘层的外表面且电性连接所述内电路层；及
一第一阻焊层，覆盖于所述第一外电路层上，并裸露一部份的所述第一外电路层。
3.如权利要求1所述的封装基板，其特征在于：所述封装基板另包含：
一第二外电路层，形成于所述第二绝缘层的一外表面且电性连接所述内电路层；及
一第二阻焊层，覆盖于所述第二外电路层上，并裸露一部份的所述第二外电路层。
4.如权利要求1所述的封装基板，其特征在于：所述蚀刻凹部的粗糙度小于1微米。
5.一种封装基板，其特征在于：所述封装基板包括：
一第一绝缘层，具有一内表面及一相对的外表面；
一第一外电路层，形成于所述第一绝缘层的所述外表面一侧；及
一第二绝缘层，覆盖于所述第一绝缘层的所述内表面上；
其中所述第一绝缘层具有一蚀刻凹部，所述蚀刻凹部裸露所述第二绝缘层的一相邻表面，且具有一呈光滑状的内壁面。
6.如权利要求5所述的封装基板，其特征在于：所述封装基板另包含：一内电路层，形成于所述第一绝缘层的内表面一侧，并且嵌设于所述第二绝缘层内且电性连接所述第一外电路层。
7.如权利要求5所述的封装基板，其特征在于：所述封装基板另包含：
一第二外电路层，形成于所述第二绝缘层的一外表面且电性连接所述第一外电路层；及
一第二阻焊层，覆盖于所述第二外电路层上，并裸露一部份的所述第二外电路层。
8.如权利要求5所述的封装基板，其特征在于：所述蚀刻凹部的粗糙度小于1微米。
9.一种封装基板的制造方法，其特征在于：所述制造方法包括：
提供一载板并于所述载板上形成至少一铜柱；
形成一第一绝缘层在所述载板上且包覆所述铜柱；
形成一第二绝缘层覆盖所述第一绝缘层及铜柱；及
移除所述载板并蚀刻去除所述铜柱，以在所述第一绝缘层形成一蚀刻凹部，所述蚀刻凹部裸露所述第二绝缘层的一相邻表面，且具有一呈光滑状的内壁面。
10.如权利要求9所述的制造方法，其特征在于：在形成所述第一绝缘层的步骤之后，形成一内电路层在所述第一绝缘层上，接着，所述第二绝缘层覆盖所述内电路层。
11.如权利要求10所述的制造方法，其特征在于：在形成所述内电路层的步骤中，所述内电路层具有一第一部分电路层及一第二部分电路层，且所述第一部分电路层的一下表面具有一抗蚀层，所述第一部分电路层位于于所述铜柱上。
12.如权利要求10或11所述的制造方法，其特征在于：在形成所述第二绝缘层覆盖所述第一绝缘层及铜柱之后，另包含：
于所述第一绝缘层的一外表面形成一第一外电路层，其电性连接所述内电路层；及
以一第一阻焊层覆盖于所述第一外电路层上，并裸露一部份的所述第一外电路层。
13.如权利要求10或11所述的制造方法，其特征在于：在形成所述蚀刻凹部之后，另包含：
于所述第二绝缘层的一外表面形成一第二外电路层，其电性连接所述内电路层；及
以一第二阻焊层覆盖于所述第二外电路层上，并裸露一部份的所述第二外电路层。
14.如权利要求9或10所述的制造方法，其特征在于：在形成所述第二绝缘层覆盖所述第一绝缘层及铜柱之后，另包含：
于所述第一绝缘层的一外表面形成一第一外电路层；及
以一第一阻焊层覆盖于所述第一外电路层上，并裸露一部份的所述第一外电路层。
15.如权利要求9或10所述的制造方法，其特征在于：在形成所述蚀刻凹部之后，另包含：
于所述第二绝缘层的一外表面形成一第二外电路层，其电性连接所述第一外电路层；及
以一第二阻焊层覆盖于所述第二外电路层上，并裸露一部份的所述第二外电路层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107808872A (zh) * 2017-11-01 2018-03-16 无锡中微高科电子有限公司 一种腔体向下的球栅阵列塑料封装制备方法
CN107863301A (zh) * 2017-11-01 2018-03-30 无锡中微高科电子有限公司 基于模塑通孔方式腔体向下的球栅阵列塑料封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566166B2 (en) * 2000-04-14 2003-05-20 Via Technologies Inc. Method of manufacturing a cavity-down plastic ball grid array (CD-PBGA) substrate
CN1996580A (zh) * 2006-01-06 2007-07-11 日月光半导体制造股份有限公司 整合内埋元件的基板结构及其制作方法
CN101800184A (zh) * 2009-02-09 2010-08-11 欣兴电子股份有限公司 具凹穴结构的封装基板及其制作方法
CN202940226U (zh) * 2012-11-15 2013-05-15 日月光半导体（上海）股份有限公司 封装基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566166B2 (en) * 2000-04-14 2003-05-20 Via Technologies Inc. Method of manufacturing a cavity-down plastic ball grid array (CD-PBGA) substrate
CN1996580A (zh) * 2006-01-06 2007-07-11 日月光半导体制造股份有限公司 整合内埋元件的基板结构及其制作方法
CN101800184A (zh) * 2009-02-09 2010-08-11 欣兴电子股份有限公司 具凹穴结构的封装基板及其制作方法
CN202940226U (zh) * 2012-11-15 2013-05-15 日月光半导体（上海）股份有限公司 封装基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107808872A (zh) * 2017-11-01 2018-03-16 无锡中微高科电子有限公司 一种腔体向下的球栅阵列塑料封装制备方法
CN107863301A (zh) * 2017-11-01 2018-03-30 无锡中微高科电子有限公司 基于模塑通孔方式腔体向下的球栅阵列塑料封装方法

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