CN102917189B - 一种基于fpga的lvds信号捕获装置 - Google Patents
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Abstract
本发明公开一种基于FPGA的LVDS信号捕获装置,其特征在于包括LVDS输入接口、FPGA、存储模块、控制模块和视频信号输出接口,所述LVDS输入接口与FPGA的输入端连接,FPGA分别与存储模块和控制模块连接,FPGA的输出端与视频信号输出接口连接。采用本装置对LVDS信号进行捕获,在减少硬件数量,简化硬件连接的时,降低了硬件成本和体积,是LVDS信号更稳定快速的传输;对FPGA芯片的搭建使用,在达到了良好的扩展性、适应性和兼容性的同时,在工程需要修改内核代码时,则需要修改更少且更易修改。
Description
技术领域
本发明属于视频技术领域,特别是一种基于FPGA的LVDS信号捕获装置。
背景技术
随着视频产业的迅猛发展,平板电视已经取代了传统的CTR电视,视频的质量也从马赛克画面向高清过度,随即发生改变的就是视频输出信号,目前平板电视机显示屏的驱动信号都是LVDS的,因此平板电视机主板需要输出与之相匹配的LVDS信号作为显示驱动。除了平板电视,还有跟视频相关的周边产品,比如说摄像头传感器,现在的摄像头传感器如果需要做高分辨率和高帧率的,大部分都会采用LVDS的图像数据信号输出。视频界正处于高速发展时期,现在的图像输出设备,不仅仅是简单地采集图像数据直接输出了,而是根据客户的需求,把图像数据采集以后,做一定的处理,比如是两幅图像的拼接,缩放等,再做输出,这样,就需要把一定格式的LVDS信号先接收进视频处理设备,再经过处理后输出。但LVDS信号是很高速的信号,一般的LVDS的频率都有数百MHz,随着要处理的图像的分辨率和输出帧率的上升,LVDS的频率也会上升,有的LVDS频率可达GHz。对于这么高速度的LVDS,不是一般的硬件设备可以捕获得到的。
普通的FPGA逻辑技术,无法采集不到LVDS信号,因为对于FPGA逻辑而言,200MHz已经是很高速的逻辑处理速度了,而LVDS信号普遍都是数百MHz的(大于300MHz)。在公布号为CN 101783112 A的专利中,阐述了一种对于LVDS的捕获方法,采用了FPGA技术,但该专利不是利用FPGA对LVDS的直接捕获,而是先用某些模块对LVDS进行捕获、分配,然后转换成低速信号再输入到FPGA,由FPGA作进一步的储存和转换处理。该专利采用了较多的硬件,且连接复杂,这样一方面会造成单板的体积过大,另一方面,对传输信号也有一定的影响。
为了减少硬件设备的使用,减少单板的体积,在FPGA业界大多采用带有“RocketIO”内核的FPGA芯片,但其扩展性、适应性和兼容性不够灵活,如果工程需要修改内核代码,则不容易修改和需要修改的较多。
发明内容
为了克服现有技术的不足,本发明提出一种基于FPGA的LVDS信号捕获装置,采用该装置对LVDS信号进行捕获,在减少硬件数量,简化硬件连接的同时达到了良好的扩展性、适应性和兼容性。
为了实现上述目的,本发明的技术方案为:
一种基于FPGA的LVDS信号捕获装置,包括LVDS输入接口、FPGA、存储模块、控制模块和视频信号输出接口,所述LVDS输入接口与FPGA的输入端连接,FPGA分别与存储模块和控制模块连接,FPGA的输出端与视频信号输出接口连接。
更进一步的,所述FPGA包括BUFIO2模块、ISERDES2模块、同步对齐机制模块、FIFO模块和中央处理模块,所述BUFIO2模块和ISERDES2模块与同步对齐机制模块的连接,同步对齐机制模块通过FIFO模块与中央处理模块连接。
BUFIO2模块是将数据信号从1位的高速信号转换为2-8位的低速信号,ISERDES2模块是对时钟信号进行处理,根据BUFIO2模块获得的多少位低速信号,则输出多少位的并行数据信号。FIFO模块用于存储由L LVDS高速的串行信号转化成的普通并行信号,然后供信号处理模块读取和处理。中央处理模块,是先把单端低速的并行信号从FIFO模块中读取出来,存储到存储模块里,然后根据控制模块发出的指令,对存储在存储模块的数据进行处理和输出。
更进一步的,所述同步对齐机制模块由IODELAY2模块和同步对齐模块组成。
更进一步的,所述FPGA的工作过程为:
调用BUFIO2模块,对LVDS信号的时钟部分进行处理输出2-8分频的时钟频率;调用ISERDES2模块,根据BUFIO2模块输出多少分频的时钟频率,ISERDES2模块输出多少位的并行数据信号;IODELAY2模块和同步对齐模块对存在时间偏差的LVDS信号进行时钟和数据上的同步,将同步后的并行信号存储到FIFO模块,中央处理模块根据需要调用FIFO模块的并行信号。
由于各个信号到FPGA内部的连线的不同,会出现时间上的偏差,所以,更进一步的,在调用BUFIO2模块和ISERDES2模块前还包括采用IODELAY2模块和同步对齐模块对存在时间偏差的LVDS信号进行时钟和数据上的同步后,将同步后的LDVS信号通过BUFIO2模块和ISERDES2模块输出。
更进一步的,所述BUFIO2模块根据用户设定和LVDS信号的类型来输出2—8分频的时钟频率,LVDS信号的类型包括单沿速率信号有效SDR和双沿速率信号有效DDR,其中单沿速率信号有效SDR为上升沿有效或下降沿有效,双沿速率信号有效DDR为上升沿和下降沿有效。
更进一步的,所述存储模块为DDR SDRAM存储模块。
本发明的有益效果:采用本装置对LVDS信号进行捕获,在减少硬件数量,简化硬件连接的时,降低了硬件成本和体积,是LVDS信号更稳定快速的传输;对FPGA芯片的搭建使用,在达到了良好的扩展性、适应性和兼容性的同时,所需要撰写的代码更少。
附图说明
图1为本发明的单板结构示意图;
图2为FPGA的内部模块图。
具体实施方式
如图1,一种基于FPGA的LVDS信号捕获装置,包括LVDS输入接口、FPGA、存储模块、控制模块和视频信号输出接口,所述LVDS输入接口与FPGA的输入端连接,FPGA分别与存储模块和控制模块连接,FPGA的输出端与视频信号输出接口连接。在本实施例中存储模块为DRR存储模块。
如图2,FPGA包括BUFIO2模块、ISERDES2模块、同步对齐机制模块、FIFO模块和中央处理模块,所述BUFIO2模块和ISERDES2模块与同步对齐机制模块的连接,同步对齐机制模块通过FIFO模块与中央处理模块连接。
本实施例的工作过程:LVDS信号通过LVDS输入接口传输到FPGA芯片,FPGA芯片对LVDS信号进行分析处理,其处理过程如下:
采用IODELAY2模块和同步对齐模块对存在时间偏差的LVDS信号进行时钟和数据上的同步后,将同步后的LDVS信号通过BUFIO2模块和ISERDES2模块输出,调用BUFIO2模块,对LVDS信号的时钟部分进行处理输出2-8分频的时钟频率;调用ISERDES2模块,根据BUFIO2模块输出多少分频的时钟频率,ISERDES2模块输出多少位的并行数据信号;IODELAY2模块和同步对齐模块对存在时间偏差的LVDS信号进行时钟和数据上的同步,将同步后的并行信号存储到FIFO模块,中央处理模块根据需要读取FIFO模块的并行信号。
中央处理模块将从FIFO模块中读取出来的并行信号存储到DDR SDRAM存储模块里,然后根据控制模块发出的指令,对存储在DDR SDRAM存储模块的数据进行处理和输出。
Claims (4)
1.一种基于FPGA的LVDS信号捕获装置,其特征在于包括LVDS输入接口、FPGA、存储模块、控制模块和视频信号输出接口,所述LVDS输入接口与FPGA的输入端连接,FPGA分别与存储模块和控制模块连接,FPGA的输出端与视频信号输出接口连接;
所述FPGA包括BUFIO2模块、ISERDES2模块、同步对齐机制模块、FIFO模块和中央处理模块,所述BUFIO2模块和ISERDES2模块与同步对齐机制模块的连接,同步对齐机制模块通过FIFO模块与中央处理模块连接;所述同步对齐机制模块由IODELAY2模块和同步对齐模块组成;
所述FPGA的工作过程为:
调用BUFIO2模块,对LVDS信号的时钟部分进行处理输出2-8分频的时钟频率;调用ISERDES2模块,根据BUFIO2模块输出多少分频的时钟频率,ISERDES2模块输出多少位的并行数据信号;IODELAY2模块和同步对齐模块对存在时间偏差的LVDS信号进行时钟和数据上的同步,将同步后的并行信号存储到FIFO模块,中央处理模块根据需要调用FIFO模块的并行信号。
2.根据权利要求1所述基于FPGA的LVDS信号捕获装置,其特征在于,在所述调用BUFIO2模块和ISERDES2模块前还包括采用IODELAY2模块和同步对齐模块对存在时间偏差的LVDS信号进行时钟和数据上的同步后,将同步后的LDVS信号通过BUFIO2模块和ISERDES2模块输出。
3.根据权利要求1所述基于FPGA的LVDS信号捕获装置,其特征在于所述BUFIO2模块根据用户设定和LVDS信号的类型来输出2—8分频的时钟频率,LVDS信号的类型包括单沿速率信号有效SDR和双沿速率信号有效DDR。
4.根据权利要求2或3所述基于FPGA的LVDS信号捕获装置,其特征在于所述存储模块为DDR SDRAM存储模块。
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