CN102903323B - 移位寄存器单元、栅极驱动电路及显示器件 - Google Patents

Abstract

本发明提供移位寄存器单元、栅极驱动电路及显示器件，涉及显示器制造领域，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。该移位寄存器单元包括：预充电模块、信号输出模块、输出电平下拉模块、第一结点电压控制模块和第二结点电压控制模块。

Description

移位寄存器单元、栅极驱动电路及显示器件

技术领域

本发明涉及液晶显示制造领域，尤其涉及移位寄存器单元、栅极驱动电路及显示器件。

背景技术

近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动(Gate Driver on Array，简称GOA)的技术量产化的实现。利用GOA技术将栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。同时由于可以省去Gate方向Bonding(绑定)的工艺，对产能和良率提升也较有利。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

移位寄存器电路包括若干个移位寄存器单元，每一个移位寄存器单元都对应一个栅线，且除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的信号输入端；现有的移位寄存器单元结构集成了大量的信号线和薄膜场效应晶体管(Thin Film Transistor，简称TFT)，使得电路所占空间大大增加了产品成本。

发明内容

本发明的实施例提供一种移位寄存器单元、栅极驱动电路及显示器件，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，本发明实施例提供一种移位寄存器单元，包括：预充电模块、信号输出模块、输出电平下拉模块、第一结点电压控制模块和第二结点电压控制模块，第一结点为所述预充电模块与信号输出模块的连接点，第二结点为所述第一结点电压控制模块和第二结点电压控制模块的连接点；

其中，所述预充电模块，连接第一信号输入端和第一结点，用于在所述第一信号输入端的控制下对所述信号输出模块预充电；

所述信号输出模块，连接信号输出端、所述第一结点和第一时钟信号，用于在所述第一结点电压的控制下接通所述第一时钟信号和所述信号输出端；

所述输出电平下拉模块，连接所述信号输出端、第二时钟信号和第一电压端，用于在所述第二时钟信号的控制下接通所述信号输出端和所述第一电压端；

所述第一结点电压控制模块，连接第二时钟信号、所述第一电压端、所述第一结点和第二结点，用于在所述第二时钟信号的控制下接通所述第一结点和所述第一电压端；

所述第二结点电压控制模块，连接所述第一信号输入端、所述信号输出端、所述第一电压端和所述第二结点，用于控制接通所述第二结点和所述第一电压端。

在第一种可能的实现方式中，根据第一方面，

所述预充电模块包括：

第一晶体管，所述第一晶体管的栅极和源极连接所述第一信号输入端，所述第一晶体管的漏极连接所述第一结点；

所述信号输出模块包括：

第二晶体管，所述第二晶体管的栅极连接所述第一结点，所述第二晶体管的源极连接所述第一时钟信号，所述第二晶体管的漏极连接所述信号输出端；

第一电容，所述第一电容的一极连接所述第二晶体管的栅极，所述第一电容的另一极连接所述第二晶体管的漏极；

所述输出电平下拉模块包括：

第三晶体管，所述第三晶体管的栅极连接所述第二时钟信号，所述第三晶体管的源极连接所述信号输出端，所述第三晶体管的漏极连接所述第一电压端；

所述第一结点电压控制模块包括：

第四晶体管，所述第四晶体管的栅极和源极连接所述第二时钟信号，所述第四晶体管的漏极连接所述第二结点；

第五晶体管，所述第五晶体管的栅极连接所述第二结点，所述第五晶体管的源极连接所述第一结点，所述第五晶体管的漏极连接所述第一电压端；

第二结点电压控制模块包括：

第六晶体管，所述第六晶体管的栅极连接所述第一信号输入端，所述第六晶体管的源极连接所述第二结点，所述第六晶体管的漏极连接所述第一电压端；

第七晶体管，所述第七晶体管的栅极连接所述信号输出端，所述第七晶体管的源极连接所述第二结点，所述第七晶体管的漏极连接所述第一电压端。

在第二种可能的实现方式中，根据第一方面，

所述预充电模块还连接第二信号输入端、第二电压端和第三电压端，用于在所述第二电压端为高电平第三电压端为低电平时，在所述第一信号输入端的控制下对所述信号输出模块预充电，在所述第二信号输入端的控制下接通所述第一结点和所述第三电压端；

或者所述第二电压端为低电平第三电压端为高电平时，在所述第二信号输入端的控制下对所述信号输出模块预充电，在所述第一信号输入端的控制下接通所述第一结点和所述第二电压端；

所述输出电平下拉模块还连接第三信号输入端和第四信号输入端，用于在第三信号输入端或第四信号输入端的控制下接通所述信号输出端和所述第一电压端；

所述第二结点电压控制模块还连接所述第二信号输入端，用于在所述第二信号输入端的控制下接通所述第二结点和所述第一电压端。

在第三种可能的实现方式中，根据第二种可能的实现方式，

所述预充电模块包括：

第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，所述第一晶体管的源极连接所述第二电压端，所述第一晶体管的漏极连接所述第一结点；

第八晶体管，所述第八晶体管的栅极连接所述第二信号输入端，所述第八晶体管的源极连接所述第一结点，所述第八晶体管的漏极连接所述第三电压端；

所述信号输出模块包括：

第二晶体管，所述第二晶体管的栅极连接所述第一结点，所述第二晶体管的源极连接所述第一时钟信号，所述第二晶体管的漏极连接所述信号输出端；

第一电容，所述第一电容的一极连接所述第二晶体管的栅极，所述第一电容的另一极连接所述第二晶体管的漏极；

输出电平下拉模块包括：

第三晶体管，所述第三晶体管的栅极连接所述第二时钟信号，所述第三晶体管的源极连接所述信号输出端，所述第三晶体管的漏极连接所述第一电压端；

第九晶体管，所述第九晶体管的栅极连接所述第三信号输入端，所述第九晶体管的源极连接所述信号输出端，所述第九晶体管的漏极连接所述第一电压端；

第十晶体管，所述第十晶体管的栅极连接所述第四信号输入端，所述第十晶体管的源极连接所述信号输出端，所述第十晶体管的漏极连接所述第一电压端；

第一结点电压控制模块包括：

第四晶体管，所述第四晶体管的栅极和源极连接所述第二时钟信号，所述第四晶体管的漏极连接所述第二结点；

第五晶体管，所述第五晶体管的栅极连接所述第二结点，所述第五晶体管的源极连接所述第一结点，所述第五晶体管的漏极连接所述第一电压端；

第二结点电压控制模块包括：

第六晶体管，所述第六晶体管的栅极连接所述第一信号输入端，所述第六晶体管的源极连接所述第二结点，所述第六晶体管的漏极连接所述第一电压端；

第七晶体管，所述第七晶体管的栅极连接所述信号输出端，所述第七晶体管的源极连接所述第二结点，所述第七晶体管的漏极连接所述第一电压端。

第十一晶体管，所述第十一晶体管的栅极连接所述第二信号输入端，所述第十一晶体管的源极连接所述第二结点，所述第十一晶体管的漏极连接所述第一电压端。

其中，上述第一电压端为接地端。

第二方面，提供一种栅极驱动电路，包括串联多个如第一方面或第一方面的第一种可能的实现方式所述的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一个移位寄存器单元的第一信号输入端。

第三方面，提供一种栅极驱动电路，包括串联多个如第一方面的第一种可能的实现方式或第二种可能的实现方式所述的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一个移位寄存器单元的第一信号输入端，每个移位寄存器单元的信号输出端还连接与其相邻的上一个移位寄存器单元的第二信号输入端，除最前两个移位寄存器单元和最后两个移位寄存器单元外，其余每个移位寄存器单元的信号输出端还连接与其上邻的第二个移位寄存器单元的第三信号输入端和与其相邻的下邻的第二个移位寄存器单元的第四信号输入端。

第四方面，本发明实施例提供一种显示器件，包括：

显示区域，具有用于显示图像的多个像素；

栅极驱动电路，用于将扫描信号送至所述显示区域；

数据驱动电路，用于将数据信号送至所述显示区域；

其特征在于，所述栅极驱动电路为上述的任一栅极驱动电路。

本发明实施例提供的移位寄存器单元、栅极驱动电路及显示器件，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的单向扫描移位寄存器单元结构示意图；

图2为本发明实施例提供的单向扫描移位寄存器单元电路结构示意图；

图3为本发明实施例提供的双向扫描移位寄存器单元结构示意图；

图4为本发明实施例提供的双向扫描移位寄存器单元电路结构示意图；

图5为本发明实施例提供的单向扫描移位寄存器单元第一时钟信号、第二时钟信号、PU电压结点和信号输出波形示意图；

图6为本发明实施例提供的双向扫描移位寄存器单元第一时钟信号、第二时钟信号、PU电压结点和信号输出波形示意图；

图7为本发明实施例提供的单向扫描的栅极驱动电路结构式示意图；

图8为本发明实施例提供的双向扫描的栅极驱动电路结构式示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定晶体管的上侧端为源极、中间端为栅极、下侧端为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例均以N性晶体管为里进行说明，可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。

图1为本发明实施例提供的单项扫描移位寄存单元的结构示意图，包括：预充电模块11、信号输出模块12、输出电平下拉模块13、第一结点电压控制模块14和第二结点电压控制模块15，第一结点PU为预充电模块11与信号输出模块12的连接点，第二结点PD为第一结点电压控制模块14和第二结点电压控制模块15的连接点；并且图1中的移位寄存器的第一信号输入端为INPUT1，信号输出端为OUTPUT，第一时钟信号为CLK，第二时钟信号为CLKB，第一结点为PU点，第二结点为PD点，第一电压端为V1；

下面具体描述其各部件之间的关系：

预充电模块11，连接第一信号输入端INPUT1和第一结点PU点，用于在第一信号输入端INPUT1的控制下对信号输出模块12预充电；

信号输出模块12，连接信号输出端OUTPUT、第一结点PU点和第一时钟信号CLK，用于在第一结点PU的控制下接通第一时钟信号CLK和信号输出端OUTPUT，当第一时钟信号CLK为高电平时输出高电平信号；

输出电平下拉模块13，连接信号输出端OUTPUT、第二时钟信号CLKB和第一电压端V1，用于在第二时钟信号CLKB的控制下接通信号输出端OUTPUT和第一电压端V1；

第一结点电压控制模块14，连接第二时钟信号CLKB、第一电压端V1、所述第一结点PU点和第二结点PD点，用于在第二时钟信号的控制下接通第一节点PU和第一电压端V1；

第二结点电压控制模块15，连接第一信号输入端INPUT1、信号输出端OUTPUT、第一电压端V1和第二结点PD点，用于控制接通第二结点PD和第一电压端V1。

本发明实施例提供的移位寄存器单元，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

可选的，图2为本发明实施例提供的一种移位寄存单元的电路结构示意图，应用于单项扫描，包括：预充电模块11、信号输出模块12、输出电平下拉模块13、第一结点电压控制模块14、第二结点电压控制模块15、以下实施例均是以N型晶体管为例进行说明，即下述实施例中各个晶体管的特性为在栅极输入高电平时导通，在栅极输入低电平时截止，由于N型管的特性第一电压端V1为采用低电平，图2中第一电压端V1直接以连接接地端VSS为例进行说明，具体的各模块中所包含的电学器件的连接关系如下：

预充电模块11包括：第一晶体管T1，该第一晶体管T1的栅极和源极连接第一信号输入端INPUT1，该第一晶体管T1的漏极连接第一结点PU点；

第一信号输入端INPUT1有高电平输入时，第一晶体管T1为导通状态，对与第一结点PU点连接的信号输出模块预充电进行预充电，使得第一结点PU的电压升高；

信号输出模块12包括：第二晶体管T2，该第二晶体管T2的栅极连接第一结点PU点，该第二晶体管T2的源极连接第一时钟信号CLK，该第二晶体管T2的漏极连接信号输出端OUTPUT；

第一电容C1，该第一电容C1的一极连接第二晶体管T2的栅极，该第一电容C1的另一极连接第二晶体管T2的漏极；

其中，在预充电模块11之后，第一时钟信号CLK为高电平时，第一电容C1放电导通第二晶体管T2，将第一时钟信号CLK和信号输出端OUTPUT连通，使得移位寄存器单元的输出信号为高电平；

输出电平下拉模块13包括：第三晶体管T3，该第三晶体管T3的栅极连接第二时钟信号CLKB，该第三晶体管T3的源极连接信号输出端OUTPUT，该第三晶体管T3的漏极连接接地端VSS；

其中，移位寄存器单元输出高电平信号之后，第一时钟信号CLK变为低电平，第二时钟信号CLKB变为高电平，由第二时钟信号CLKB控制T3导通，接通信号输出端OUTPUT和接地端VSS，下拉本级移位寄存器单元的输出信号；

第一结点电压控制模块14包括：第四晶体管T4，该第四晶体管T4的栅极和源极连接第二时钟信号CLKB，该第四晶体管T4的漏极连接第二结点PD点；

第五晶体管T5，该第五晶体管T5的栅极连接第二结点PD点，该第五晶体管T5的源极连接第一结点PU点，该第五晶体管T5的漏极连接接地端VSS；

其中，移位寄存器单元输出高电平信号之后，第一时钟信号CLK变为低电平，第二时钟信号CLKB变为高电平时，由第二时钟信号CLKB控制T4和T5导通，接通第一结点PU和接地端VSS，下拉PU电压结点电压；

第二结点电压控制模块15包括：第六晶体管T6，该第六晶体管T6的栅极连接第一信号输入端INPUT1，该第六晶体管T6的源极连接第二结点PD点，该第六晶体管T6的漏极连接接地端VSS；

第七晶体管T7，该第七晶体管T7的栅极连接信号输出端OUTPUT，该第七晶体管T7的源极连接第二结点PD点，该第七晶体管T7的漏极连接接地端VSS；

其中，为了保持PU电压结点电压在高电平不被下拉，应当使得PU电压结点电压为高电平时PD电压结点电压为低电平，而PU点的电压在预充电阶段和本级移位寄存器单元的输出阶段必须保持高电平，因此T6在第一信号输入端输入高电平时导通，控制接通第二结点PD和接地端VSS，持PD电压结点电压为低电平；T7在本级移位寄存器单元信号输出端输出高电平时导通，控制接通第二结点PD和接地端VSS，保持PD电压结点电压为低电平。

以上实施例中在附图中是以N型晶体管为例进行说明，由于N型晶体管的特性为栅极高电平导通，栅极低电平截止，以此需要第一时钟信号CLK和第二时钟信号CLKB给出对应的电平才能实现上述的电路功能，此外由于N型晶体管高电平导通的特性因此第一电压端V1为采用低电平，图中直接以连接接地端VSS为例，当然才采用P型晶体管时需要对应的调整第一时钟信号和第二时钟信号的形状及将第一电压端V1连接至一高电平，以保证电路的正常工作，具体原理为本领域人员可以理解的此处不再赘述。

本发明实施例提供的移位寄存器单元，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

结合图2和图5，其中图2提供单项扫描移位寄存器单元的电路图、图5提供的单项扫描移位寄存器单元的时序状态图(其中图5为CLK、CLKB、PU点和OUTPUT各信号端信号的时序状态图)本发明实施例提供的单项扫描移位寄存器单元及移位寄存器电路具体实现的功能如下：

在t1时间段，第一信号输入端INPUT1为高电平，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，T1导通对C1充电，并导通T2使得T2栅极为高电平，T6导通拉低PD点电压从而保持T5为截止状态，从而保持在周期t1内PU点处于高电平；在t1后的t2时间段，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，C1放电保持T2为导通状态，则信号输出端OUTPUT为高电平，T7导通拉低PD点电压从而保持T5为截止状态，从而保持在周期t2内PU点处于高电平；在t2后的t3时间段，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，导通T3、T4及T5，PD点为高电位，使得信号输出端OUTPUT为低电平，PU点也为低电平；在移位寄存器非工作时间内，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，无导通晶体管，信号输出端OUTPUT为低电平。

本发明实施例提供的移位寄存器单元，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

可选的，如图3所示为本发明的实施例提供的一种双向扫描移位寄存器单元的结构示意图，包括：预充电模块31、信号输出模块32、输出电平下拉模块33、第一结点电压控制模块34、第二结点电压控制模块35并且图3中的移位寄存器的第一信号输入端为INPUT1，第二信号输入端INPUT2，第三信号输入端INPUT3，第四信号输入端INPUT4，信号输出端为OUTPUT，第一时钟信号为CLK，第二时钟信号为CLKB，第一结点为PU点，第二结点为PD点，第一电压端为V1，第二电压端V2，第三电压端V3，其中正向扫描时第二电压端V2为输入高电平，第三电压端V3输入低电平，或者反向扫描时第二电压端V2为输入低电平，第三电压端V3输入高电平，这里第一电压端V1为一低电平，此外对正向扫描或者反向扫描不作具体限制，只是为了区别扫描的方向不同，具体的其各部件间的连接关系为：

预充电模块31，连接第一信号输入端INPUT1、第一结点PU点、第二信号输入端INPUT2、第二电压端V2和第三电压端V3。其中，正向扫面阶段，第二电压端V2为高电平第三电压端V3为低电平，预充电模块31用于在第一信号输入端INPUT1有高电平输入时对第一结点PU点预充电，在第二信号输入端INPUT2有高电平输入时接通第一结点PU和第三电压端V3，拉低第一结点PU点的电压；反向扫描阶段，第二电压端V2为低电平第三电压端V3为高电平，预充电模块31用于在第二信号输入端INPUT2有高电平输入时对第一结点PU点预充电，在第一信号输入端INPUT1有高电平输入时接通第一结点PU和第二电压端V2，拉低第一结点PU点电压。

信号输出模块32，连接信号输出端OUTPUT、第一结点PU点和第一时钟信号CLK。信号输出模块32用于在第一结点PU的控制下接通第一时钟信号CLK和信号输出端OUTPUT，当第一时钟信号CLK为高电平时输出高电平信号。

输出电平下拉模块33，连接信号输出端OUTPUT、第二时钟信号CLKB、第一电压端V1、第三信号输入端INPUT3和第四信号输入端INPUT4，输出电平下拉模块33用于在第二时钟信号CLKB的控制下接通信号输出端OUTPUT和第一电压端V1，拉低信号输出端OUTPUT的电平；此外在正向扫描时输出电平下拉模块33用于在第三信号输入端INPUT3控制下接通信号输出端OUTPUT和第一电压端V1，即在第三信号输入端INPUT3的电压为高电平时拉低信号输出端OUTPUT的电平；在反向扫描时用于在第四信号输入端INPUT4控制下接通信号输出端OUTPUT和第一电压端V1，即在第三信号输入端INPUT3，即第四信号输入端INPUT4的电压为高电平时拉低信号输出端OUTPUT的电平。

第一结点电压控制模块34，连接第二时钟信号CLKB、接地端VSS、第一结点PU点和第二结点PD点。第一结点电压控制模块34用于在所述第二时钟信号CLKB的控制下接通第一结点PU和第一电压端V1，即移位寄存器单元输出高电平信号之后，第一时钟信号CLK变为低电平，第二时钟信号CLKB变为高电平时，下拉第一结点PU点的电压。

第二结点电压控制模块35，连接第一信号输入端INPUT1、信号输出端OUTPUT、第一电压端V1、第二结点PD点和第二信号输入端INPUT2。第二结点电压控制模块35用于在第一信号输入端INPUT1控制接通所述所述第二结点PD和所述第一电压端V1，即第一信号输入端INPUT1为高电平时拉低第二结点PD点的电压，用于在第二信号输入端INPUT2控制接通所述所述第二结点PD和所述第一电压端V1，即第二信号输入端INPUT2为高电平时拉低第二结点PD点的电压。

本发明实施例提供的移位寄存器单元，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

可选的，如图4所示的双向扫描移位寄存器单元的电路结构示意图，包括：预充电模块31、信号输出模块32、输出电平下拉模块33、第一结点电压控制模块34、第二结点电压控制模块35、图4中的移位寄存器单元的第一信号输入端为INPUT1，第二信号输入端INPUT2，第三信号输入端INPUT3，第四信号输入端INPUT4，信号输出端为OUTPUT，第一时钟信号为CLK，第二时钟信号为CLKB，第一结点为PU点，PU点为第一晶体T1管漏极与第五晶体管T5的源极和第二晶体管T2的栅极的结点，第二结点为PD点，PD点为第五晶体管T5的栅极和第六晶体管T6的源极和第七晶体管T7的源极的结点，第二电压端V2，第三电压端V3，第一电压端V1，图中第一电压端V1以接地端VSS为例，具体的各电学器件的连接关系如下：

预充电模块31包括：第一晶体管T1的栅极连接第一信号输入端N-1_OUTPUT，该第一晶体管T1的源极连接第二电压端V2，该第一晶体管的漏极连接第一结点PU点；

第八晶体管T8，该第八晶体管T8的栅极连接第二信号输入端N+1_OUTPUT，该第八晶体管T8的源极连接第一结点PU点，该第八晶体管T8的漏极连接第三电压端V3；

其中，正向扫面阶段，第二电压端V2为高电平第三电压端V3为低电平，预充电模块31中的第一信号输入端INPUT 1为高电平时，第一晶体管T1为导通状态，并对第一结点PU点进行预充电，在第二信号输入端INPUT2为高电平时(即下一级移位寄存器单元输出高电平时)，第八晶体管T8为导通状态，并对第一结点PU点电压进行下拉；反向扫描阶段，第二电压端V2为低电平第三电压端V3为高电平，预充电模块31中的第二信号输入端INPUT 2为高电平时，第八晶体管T8为导通状态，并对第一结点PU点进行预充电，在第一信号输入端INPUT 1为高电平时(即上一级移位寄存器单元输出高电平时)，第一晶体管T1为导通状态，并对第一结点PU点电压进行下拉。

信号输出模块32包括：第二晶体管T2，该第二晶体管T2的栅极连接第一结点PU点，该第二晶体管T2的源极连接第一时钟信号CLK，该第二晶体管T2的漏极连接信号输出端OUTPUT；

第一电容C1，该第一电容C1的一极连接第二晶体管T2的栅极，该第一电容C1的另一极连接第二晶体管T2的漏极；

其中，第一时钟信号CLK为高电平时，第二晶体管T2为导通状态，使得移位寄存器单元的输出信号为高电平。

输出电平下拉模块33包括：第三晶体管T3，该第三晶体管T3的栅极连接第二时钟信号CLKB，该第三晶体管T3的源极连接信号输出端OUTPUT，该第三晶体管T3的漏极连接接地端VSS；

第九晶体管T9，该第九晶体管T9的栅极连接第三信号输入端INPUT3，该第九晶体管T9的源极连接信号输出端OUTPUT，该第九晶体管T9的漏极连接接地端VSS；

第十晶体管T10，该第十晶体管T10的栅极连接第四信号输入端INPUT 4，该第十晶体管T10的源极连接信号输出端OUTPUT，该第十晶体管T10的漏极连接接地端VSS；

其中，移位寄存器单元输出高电平信号之后，第一时钟信号CLK变为低电平，第二时钟信号CLKB变为高电平，此时第二时钟信号CLKB控制第三晶体管T3导通，对本级移位寄存器单元输出信号起到下拉、复位作用；此外，在正向扫描阶段，在下一级第一时钟信号CLK变为高电平，第二时钟信号CLKB为低电平时，由第三信号输入端INPUT3控制，第九晶体管T9对本级移位寄存器单元输出信号起到下拉、复位作用；在反向扫描阶段，第十晶体管T10对本级移位寄存器单元输出信号起到下拉、复位作用。

第一结点电压控制模块34包括：第四晶体管T4，该第四晶体管T4的栅极和源极连接第二时钟信号CLKB，该第四晶体管T4的漏极连接第二结点PD点；

第五晶体管T5，该第五晶体管T5的栅极连接第二结点PD点，该第五晶体管T5的源极连接第一结点PU点，该第五晶体管T5的漏极连接接地端VSS；

其中，移位寄存器单元的输出高电平信号之后，第一时钟信号CLK变为低电平，第二时钟信号CLKB变为高电平时，由第二时钟信号CLKB控制，第四晶体管T4和第五晶体管T5对PU电压结点电压起到下拉、复位作用；

第二结点电压控制模块35包括：第六晶体管T6，该第六晶体管T6的栅极连接第一信号输入端INPUT 1，该第六晶体管T6的源极连接第二结点PD点，该第六晶体管T6的漏极连接接地端VSS；

第七晶体管T7，该第七晶体管T7的栅极连接信号输出端OUTPUT，该第七晶体管T7的源极连接第二结点PD点，该第七晶体管T7的漏极连接接地端VSS。

第十一晶体管T11，该第十一晶体管T11的栅极连接第二信号输入端INPUT 2，该第十一晶体管T11的源极连接第二结点PD点，该第十一晶体管T11的漏极连接接地端VSS。

其中，为了保持PU电压结点电压为高电平不被下拉，应使在PU电压结点电压为高时PD电压结点电压为低电平，而PU点的电压在预充电阶段和本级移位寄存器单元的输出阶段必须保持高电平，以此在正向扫描阶段，T6在第一信号输入端INPUT 1输入高电平时导通，保持PD电压结点电压为低电平；T7在本级移位寄存器单元信号输出端输出高电平时导通，保持PD电压结点电压为低电平；反向扫描阶段，T11在第二信号输入端INPUT 2输入高电平时导通，保持PD电压结点电压为低电平；T7在本级移位寄存器单元信号输出端输出高电平时导通，保持PD电压结点电压为低电平。

本发明实施例提供的移位寄存器单元，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

结合图4和图6，其中图4提供双项扫描移位寄存器电路的电路图和图6提供的双项扫描移位寄存器单元的时序状态图(其中图6为双向扫描时CLK、CLKB、PU点和OUTPUT各信号端信号的时序状态图)本发明实施例提供的双项扫描移位寄存器单元及移位寄存器电路具体实现的功能如下：

正向扫描时，在t1’时间段，第二电压端V2输入高电平，第三电压端V3输入低电平，由第一信号输入端INPUT 1输入高电平，导通T1对C1进行预充电，T6导通保持PD点处于低电平从而使得T5保持截止进而使得PU点保持高电平；在t1’后的t2’时间段，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，则C1导通T2使得信号输出端OUTPUT信号为高电平，此时T7导通保持PD点处于低电平从而使得T5保持截止进而使得PU点保持高电平；在t2’后的t3’时间段，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，导通T3、T4及T5，PD点为高电平，使得信号输出端OUTPUT为低电平，PU点也为低电平,且在时间段t3’，由第三信号输入端INPUT 3输入高电平，通过导通T9拉低信号输出端OUTPUT信号；在移位寄存器单元非工作时间内，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，无导通晶体管，信号输出端OUTPUT为低电平。

反向扫描时，第二电压端V2和第三电压端V3的输入电压互换，在t1’时间段由第三电压端V3输入高电平，第二电压端V2输入低电平，由第二信号输入端INPUT2输入高电平，导通T8对C1进行预充电，T11导通保持PD点处于低电平从而使得T5保持截止进而使得PU点保持高电平；在t1’后的t2’时间段，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，则C1导通T2使得信号输出端OUTPUT信号为高电平，此时T7导通保持PD点处于低电平从而使得T5保持截止进而使得PU点保持高电平；在t2’后的t3’时间段，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，导通T3拉低信号输出端OUTPUT的信号，使得信号输出端OUTPUT信号为低电平，导通T4和T5拉低PU电压结点电压,且在时间段t3’，由第四信号输入端INPUT 4输入高电平，通过导通T10拉低信号输出端OUTPUT信号；在移位寄存器非工作时间内，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，无导通晶体管，信号输出端OUTPUT为低电平。其中未给出反向扫描时的时序状态图具体可参照正向扫描的时序状态图。

本发明实施例提供的移位寄存器单元，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

本发明提供一种栅极驱动电路，包括串联多个如图1或图2所示的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一个移位寄存器单元的第一信号输入端。

具体的，如图7所示的单项扫栅极驱动电路，包括若干个移位寄存器单元，其中移位寄存器单元SR0的输出端OUTPUT连接移位寄存器单元SR1的第一信号输入端INPUT 1并连接一条栅线GL0；移位寄存器单元SR1的输出端OUTPUT连接移位寄存器单元SR2的第一信号输入端INPUT 1并连接一条栅线GL1；移位寄存器单元SR2的输出端OUTPUT连接移位寄存器单元SR3的第一信号输入端INPUT 1并连接一条栅线GL2，除第一个移位寄存器单元和最后一个移位寄存器单元外，其他的移位寄存器单元依照此方法链接。第一个移位寄存器单元的第一信号输入端INPUT 1在起始时刻输入一个帧起始信号STV，每个移位寄存器单元都有一个第一时钟信号端CLK输入和一个第二时钟信号端CLKB输入；第二时钟信号端CLKB与第一时钟信号端CLK的时钟信号具有180度相位差，并且第一时钟信号端CLK和第二时钟信号端CLKB的时钟信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平；此外相邻的两个移位寄存器单元的第一时钟信号端CLK的时钟信号具有180度相位差，相邻的两个移位寄存器单元的第二时钟信号端CLKB的时钟信号具有180度相位差。

本发明实施例提供的栅极驱动电路，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

本发明提供的另一种栅极驱动电路，包括串联的多个如图3或图4所述的移位寄存器单元除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元信号输出端还连接与其相邻的上一个移位寄存器单元的第二信号输入端，每个移位寄存器单元的信号输出端还连接与其相邻的上一个移位寄存器单元的第二信号输入端，除最前两个移位寄存器单元和最后两个移位寄存器单元外，其余每个移位寄存器单元的信号输出端还连接与其上邻的第二个移位寄存器单元的第三信号输入端和与其相邻的下邻的第二个移位寄存器单元的第四信号输入端。

具体的，如图8所示双向扫描栅极驱动电路，包括若干个移位寄存器单元，其中，移位寄存器单元SR0_1的信号输出端OUTPUT连接下一个移位寄存器单元SR0_2的第一信号输入端INPUT 1和下二个移位寄存器单元的第四信号输入端INPUT4及一条栅线G0_1；移位寄存器单元SR0_2的信号输出端OUTPUT连接下一个移位寄存器单元SR1的第一信号输入端INPUT 1、上一个移位寄存器单元的第二信号输入端INPUT2以及下二个移位寄存器单元的第四信号输入端INPUT 4及一条栅线G0_2；移位寄存器单元SR1的信号输出端OUTPUT连接下一个移位寄存器单元的第一信号输入端INPUT 1、上一个移位寄存器单元SR0_2的第二信号输入端INPUT 2以及下二个移位寄存器单元的第四信号输入端INPUT 4、上二个移位寄存器单元SR0_1的第三信号输入端INPUT 3及一条栅线G1；除前两个移位寄存器单元和最后两个移位寄存器单元外，其他的移位寄存器单元依照移位寄存器单元SR1连接，在正向扫描时第一个移位寄存器单元的信号输入端在起始时刻输入一个帧起始信号STV，在反向扫描时最后一个移位寄存器单元的信号输入端在起始时刻输入一个帧起始信号STV＇；每个移位寄存器单元都有一个第一时钟信号端CLK输入和一个第二时钟信号端CLKB输入；第二时钟信号端CLKB与第一时钟信号端CLK的时钟信号具有180度相位差，并且第一时钟信号端CLK和第二时钟信号端CLKB的时钟信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平；此外相邻的两个移位寄存器单元的第一时钟信号端CLK的时钟信号具有180度相位差，相邻的两个移位寄存器单元的第二时钟信号端CLKB的时钟信号具有180度相位差。

本发明实施例提供的栅极驱动电路，能够降低移位寄存单元中集成的信号线和薄膜场效应晶体管的数量，节约空间，进而降低产品成本。

本发明实施例还提供了一种显示器件，比如可以为显示面板，包括：

显示区域，具有用于显示图像的多个像素；栅极驱动电路,用于将扫描信号送至显示区域；以及，数据驱动电路，用于将数据信号送至显示区域。其中栅极驱动电路为上述的栅极驱动电路。另外，显示器件还可以为电子纸、手机、电视、数码相框等等显示设备。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种移位寄存器单元，其特征在于，包括：预充电模块、信号输出模块、输出电平下拉模块、第一结点电压控制模块和第二结点电压控制模块，第一结点为所述预充电模块与信号输出模块的连接点，第二结点为所述第一结点电压控制模块和第二结点电压控制模块的连接点；

其中，所述预充电模块，连接第一信号输入端和第一结点，用于在所述第一信号输入端的控制下对所述信号输出模块预充电；

所述信号输出模块，连接信号输出端、所述第一结点和第一时钟信号，用于在所述第一结点电压的控制下接通所述第一时钟信号和所述信号输出端；

所述输出电平下拉模块，连接所述信号输出端、第二时钟信号和第一电压端，用于在所述第二时钟信号的控制下接通所述信号输出端和所述第一电压端；

所述第一结点电压控制模块，连接第二时钟信号、所述第一电压端、所述第一结点和第二结点，用于在所述第二时钟信号的控制下接通所述第一结点和所述第一电压端；

所述第二结点电压控制模块，连接所述第一信号输入端、所述信号输出端、所述第一电压端和所述第二结点，用于控制接通所述第二结点和所述第一电压端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，

所述预充电模块包括：

第一晶体管，所述第一晶体管的栅极和源极连接所述第一信号输入端，所述第一晶体管的漏极连接所述第一结点；

所述信号输出模块包括：

第二晶体管，所述第二晶体管的栅极连接所述第一结点，所述第二晶体管的源极连接所述第一时钟信号，所述第二晶体管的漏极连接所述信号输出端；

第一电容，所述第一电容的一极连接所述第二晶体管的栅极，所述第一电容的另一极连接所述第二晶体管的漏极；

所述输出电平下拉模块包括：

第三晶体管，所述第三晶体管的栅极连接所述第二时钟信号，所述第三晶体管的源极连接所述信号输出端，所述第三晶体管的漏极连接所述第一电压端；

所述第一结点电压控制模块包括：

第四晶体管，所述第四晶体管的栅极和源极连接所述第二时钟信号，所述第四晶体管的漏极连接所述第二结点；

第五晶体管，所述第五晶体管的栅极连接所述第二结点，所述第五晶体管的源极连接所述第一结点，所述第五晶体管的漏极连接所述第一电压端；

第二结点电压控制模块包括：

第六晶体管，所述第六晶体管的栅极连接所述第一信号输入端，所述第六晶体管的源极连接所述第二结点，所述第六晶体管的漏极连接所述第一电压端；

第七晶体管，所述第七晶体管的栅极连接所述信号输出端，所述第七晶体管的源极连接所述第二结点，所述第七晶体管的漏极连接所述第一电压端。

3.根据权利要求1所述的移位寄存器单元，其特征在于，

所述预充电模块还连接第二信号输入端、第二电压端和第三电压端，用于在所述第二电压端为高电平第三电压端为低电平时，在所述第一信号输入端的控制下对所述信号输出模块预充电，在所述第二信号输入端的控制下接通所述第一结点和所述第三电压端；

或者所述第二电压端为低电平第三电压端为高电平时，在所述第二信号输入端的控制下对所述信号输出模块预充电，在所述第一信号输入端的控制下接通所述第一结点和所述第二电压端；

所述输出电平下拉模块还连接第三信号输入端和第四信号输入端，用于在第三信号输入端或第四信号输入端的控制下接通所述信号输出端和所述第一电压端；

所述第二结点电压控制模块还连接所述第二信号输入端，用于在所述第二信号输入端的控制下接通所述第二结点和所述第一电压端。

4.根据权利要求3所述的移位寄存器单元，其特征在于，

所述预充电模块包括：

第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，所述第一晶体管的源极连接所述第二电压端，所述第一晶体管的漏极连接所述第一结点；

第八晶体管，所述第八晶体管的栅极连接所述第二信号输入端，所述第八晶体管的源极连接所述第一结点，所述第八晶体管的漏极连接所述第三电压端；

所述信号输出模块包括：

第二晶体管，所述第二晶体管的栅极连接所述第一结点，所述第二晶体管的源极连接所述第一时钟信号，所述第二晶体管的漏极连接所述信号输出端；

第一电容，所述第一电容的一极连接所述第二晶体管的栅极，所述第一电容的另一极连接所述第二晶体管的漏极；

输出电平下拉模块包括：

第三晶体管，所述第三晶体管的栅极连接所述第二时钟信号，所述第三晶体管的源极连接所述信号输出端，所述第三晶体管的漏极连接所述第一电压端；

第九晶体管，所述第九晶体管的栅极连接所述第三信号输入端，所述第九晶体管的源极连接所述信号输出端，所述第九晶体管的漏极连接所述第一电压端；

第十晶体管，所述第十晶体管的栅极连接所述第四信号输入端，所述第十晶体管的源极连接所述信号输出端，所述第十晶体管的漏极连接所述第一电压端；

第一结点电压控制模块包括：

第四晶体管，所述第四晶体管的栅极和源极连接所述第二时钟信号，所述第四晶体管的漏极连接所述第二结点；

第五晶体管，所述第五晶体管的栅极连接所述第二结点，所述第五晶体管的源极连接所述第一结点，所述第五晶体管的漏极连接所述第一电压 端；

第二结点电压控制模块包括：

第六晶体管，所述第六晶体管的栅极连接所述第一信号输入端，所述第六晶体管的源极连接所述第二结点，所述第六晶体管的漏极连接所述第一电压端；

第七晶体管，所述第七晶体管的栅极连接所述信号输出端，所述第七晶体管的源极连接所述第二结点，所述第七晶体管的漏极连接所述第一电压端；

第十一晶体管，所述第十一晶体管的栅极连接所述第二信号输入端，所述第十一晶体管的源极连接所述第二结点，所述第十一晶体管的漏极连接所述第一电压端。

5.根据权利要求1至4任一所述的移位寄存器单元，其特征在于，所述第一电压端为接地端。

6.一种栅极驱动电路，其特征在于，包括串联多个如权利要求1或2所述的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一个移位寄存器单元的第一信号输入端。

7.一种栅极驱动电路，其特征在于，包括串联多个如权利要求3或4所述的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一个移位寄存器单元的第一信号输入端，每个移位寄存器单元的信号输出端还连接与其相邻的上一个移位寄存器单元的第二信号输入端，除最前两个移位寄存器单元和最后两个移位寄存器单元外，其余每个移位寄存器单元的信号输出端还连接与其上邻的第二个移位寄存器单元的第三信号输入端和与其相邻的下邻的第二个移位寄存器单元的第四信号输入端。

8.一种显示器件，包括：

显示区域，具有用于显示图像的多个像素；

栅极驱动电路，用于将扫描信号送至所述显示区域；

数据驱动电路，用于将数据信号送至所述显示区域；

其特征在于，所述栅极驱动电路为权利要求6或7所述的任一栅极驱动电路。