CN102890731B - 具有统一接口的dfm改进实用工具 - Google Patents
具有统一接口的dfm改进实用工具 Download PDFInfo
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Abstract
一种实用工具包括可制造性设计(DFM)检查器,被配置用于检查集成电路的布局图案;以及布局改变指令发生器,被配置用于基于由DFM检查器所生成的结果生成布局改变指令。在非临时性存储介质上包含DFM检查器和布局改变指令发生器。布局改变指令指定在布局图案中的布局图案的标识,以及要对布局图案实施的相应布局改变。本发明还公开了一种具有统一接口的DFM改进实用工具。
Description
技术领域
本发明通常涉及半导体技术领域,更具体地来说,涉及一种DFM改进实用工具。
背景技术
可制造性设计(Design-for-manufacturing,DFM)是在整个产品开发过程中强调制造问题的开发实践。成功的DFM使得生产成本较低而无需牺牲产品质量。在制造业中,特别是在集成电路的制造中已经广泛地采用了DFM的概念。
通常,在集成电路的设计过程中,由设计者进行集成电路的布局。为了校正热点(hotspot)并改进电路的布局,制造集成电路的芯片代工厂商(foundry)为设计者们提供了一种实用工具(utility)来进行DFM检查,从而可以发现热点和未优化的布局图案,并且可以由设计者们校正这些热点和未优化的布局方案。为了通知设计者潜在问题的位置,实用工具通常在布局上形成位置标记来指出问题所在之处。
然而,常规方法不足以校正这个问题。因为位置标记仅能够提供与位置有关的信息,而不能提供成功校正问题所需的其它信息,设计者可能过度校正或者未充分校正问题。而且,芯片代工厂商不得不为设计者们提供设计者DFM检查的原理以校正这些问题。因此,常规方法也可能会导致商业秘密的泄露。
发明内容
为了解决现有技术所存在的问题,根据本发明的一个方面,提供了一种实用工具,包括:可制造性设计(DFM)检查器,被配置用于检查集成电路的布局图案;以及布局改变指令发生器,被配置成基于由所述DFM检查器所生成的结果生成布局改变指令,其中,在非临时性存储介质上包含所述DFM检查器和所述布局改变指令发生器,并且其中,所述布局改变指令指定在所述布局图案中的布局图案的标识以及要对所述布局图案实施的相应布局改变。
在该实用工具中,所述布局改变指令进一步指定所述布局改变的幅度;或者其中,所述布局改变指令发生器进一步被配置用于生成用来标记与所述布局改变相对应的位置的位置标记;或者其中,所述布局改变指令包括用于改变布局图案的多个指令,并且其中,使用逻辑关系对所述多个指令进行分组,所述逻辑关系选自基本上由“AND”、“OR”、“NOT”、及其组合所组成的组。
在该实用工具中,所述布局改变指令包括:改变所述布局图案和邻近的布局图案之间的间距;或者其中,所述布局改变指令包括:移动所述布局图案;或者其中,所述布局改变指令包括:使所述布局图案重新成形;或者其中,所述布局改变指令包括:重新确定所述布局图案的尺寸;或者其中,所述布局改变指令包括:改变位于不同层上的图案之间的关系,其中,所述关系包括所述布局图案的***。
该实用工具进一步包括布局编辑器,被配置用于接收布局改变指令,并对所述布局图案执行所述布局改变指令。
根据本发明的另一方面,提供了一种实用工具,包括:计算机程序产品,具有非临时性计算机可读介质和在所述非临时性计算机可读介质上所包含的计算机程序,所述计算机程序包括:可制造性设计(DFM)检查器程序代码,用于检查集成电路的布局图案;以及布局改变指令生成程序代码,基于由所述DFM检查器程序代码所提供的结果生成布局改变指令,其中,所述布局改变指令包括:在集成电路的所述布局图案中的布局图案的标识;要对所述布局图案实施的布局改变的类型;以及所述布局改变的幅度。
在该实用工具中,所述布局改变的类型选自基本上由以下所组成的组:所述布局图案和另外的布局图案之间的间距的改变、所述布局图案的移动、所述布局图案的重新成形、重新确定所述布局图案的尺寸、位于不同层上的图案之间的关系的改变、及其组合;或者其中,所述布局改变指令涉及多个图案,并且其中,所述布局改变指令包括:没有指定所述多个所述图案中的特定一个。
在该实用工具中,所述布局改变指令包括:所述指令包括位于不同层中的图案之间的所述关系的改变;或者其中,所述布局改变指令生成程序代码进一步用于生成所述布局图案的位置标记;或者其中,所述布局改变指令包括用于改变包括所述布局图案的布局图案的多个指令,并且其中,采用逻辑关系对所述多个指令进行分组,所述逻辑关系选自基本上由“AND”、“OR”、“NOT”、及其组合所组成的组。
该实用工具进一步包括:布局编辑器,被配置用于接收所述布局改变指令,并对所述布局图案实施所述布局改变指令。
根据本发明的另一方面,提供了一种方法,包括:从数据库接收集成电路的布局;对所述布局的布局图案实施可制造性设计(DFM)检查;以及基于从所述DFM检查所获得的结果生成布局改变指令,其中所述布局改变指令包括:在集成电路的所述布局图案中的布局图案的标识;以及要对所述布局图案实施的布局改变的类型。
在该方法中,所述布局改变指令进一步包括所述布局改变的幅度;或者其中,所述布局改变的所述类型选自基本上由以下所组成的组:所述布局图案和邻近的布局图案之间的间距的改变、所述布局图案的移动、所述布局图案的重新成形、重新确定所述布局图案的尺寸、位于不同层中的图案之间的关系、及其组合;或者进一步包括:使用布局编辑器自动执行所述布局改变指令。
附图说明
为了更充分地理解实施例及其优点,现在将结合附图所进行的以下描述作为参考,其中:
图1示出了根据实施例的可制造性设计(DFM)改进实用工具的结构图,其中,DFM改进实用工具被配置用于与包括布局数据库的布局编辑器结合;以及
图2至图7是示例性布局图案以及要对布局图案实施的布局改变,其中期望的布局变化在布局变化指令中指定。
具体实施方式
在下面详细讨论了本发明实施例的制造和使用。然而,应该理解,本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅是示例性的,而不限制本发明的范围。
根据实施例提供了生成不揭示DFM检查的具体情况的可制造性设计(DFM)改进指令的方法。然后讨论了实施例的变型例和操作。在整个附图和所描述的实施例中,将相同的参考标号用于指定相同的元件。
图1示出了示意性方框图结构图。方框模块20表示存储集成电路的布局36的布局数据库。方框模块22表示修订(布局)数据库,其中存储集成电路的修订布局37。作为DFM解决校正的结果生成修订布局37。修订数据库22和布局数据库20可以是相同的数据库或者不同的数据库。布局数据库20和22可以包括非暂时非临时性计算机可读存储介质,比如硬盘驱动器、或者圆盘等。在实施例中,可以将数据库20和22合并在包括在(或者不位于但连接至或者可访问)相同的工具30中,工具30可以是电子设计自动化(EDA)工具,并可以是布局编辑器。布局36中的布局图案可以是绝缘区、阱区、多晶硅线、金属线、通孔、接触插头塞、和再配电分布线路等的图案。
例如由制造集成电路的芯片代工厂商提供DFM改进实用工具32。可以向设计者们(或者设计室)提供DFM改进实用工具32,这些设计者使用工具30来编辑布局36和37。因此,设计者可以使用工具30来设计集成电路的布局36,然后使用DFM改进实用工具32来实施DFM检查。DFM检查可以由DFM检查器24来实施,DFM检查器24可以包括用于实施检查的硬件和/或相应的计算机程序代码。由DFM检查器24所实施的DFM检查包括但不限于布局36中的图案的图案识别、发现有问题或者有潜在问题(热点)的布局图案,以及发现尽管没有问题但需要改进的布局图案。在通篇描述中,热点和需要改进的布局图案被称为DFM改进图案。在DFM改进图案被DFM检查器24鉴别出之后,生成技术改变命令(ECO)指令(在下文,被称为布局改变指令)。
在实施例中,根据由DFM检查器24所提供的结果由布局改变指令发生器26生成布局改变指令。以人和/或计算机可读指令的形式提供生成的布局改变指令,该布局改变指令指定需要实施的具体操作,以及要对其实施具体操作的布局图案。然后设计者可以读取布局改变指令和对布局36实施相应的改变。可选地,工具30可以读取布局改变指令,并在有人或无人人干预的情况下自动实施布局改变。
在实施例中,DFM改进实用工具32设置了统一接口(如示意性示出为38),并且通过统一的格式提供布局改变指令,以使来自不同供应商的不同工具(比如不同的布局编辑器)均可以与DFM改进实用工具32无缝接口连接(interface),并执行由DFM改进实用工具32指示的布局改变。即使DFM检查器24发展到更新的产品时代,统一接口38仍保持相同。不管是由设计者还是由工具30进行布局改变,修订布局37都保存在修订数据库22中。
DFM改进实用工具32可以被设计为独立的实用工具,该独立的实用工具可以与诸如布局编辑器30的商业工具连接。因此,通过统一接口,DFM改进实用工具32可以与支持该统一接口的任何布局编辑器相集成。而且,DFM检查器24和布局改变指令发生器26中的每一个都可以包括硬件和软件(程序代码)。可选地,DFM检查器24和布局改变指令发生器26中的每一个都可以包括软件(计算机程序代码),但不包括硬件。可以在诸如硬件驱动器、或者光盘等非临时性存储介质上包含DFM检查器24和布局改变指令发生器26的程序代码,并可以提供给设计者,以使设计者能够将DFM改进实用工具32与工具30相集成。
图2至图6示出了需要对布局36/37(图1)实施的一些示例性布局改变,其中所述布局改变由DFM检查器24确定。图2至图6中所示的布局图案可以是绝缘区、阱区、多晶硅线、金属线、通孔、再分布线路、和接触塞等的图案。
参考图2,布局图案40A和40B彼此紧接。如由箭头和“+“符号所示,确定的布局改变是将布局图案40A和40B的间距S增加至更大的值。下文中,间距S的增量ΔS被称为布局改变的幅度。相应的布局改变指令可能会或者可能不为设计者或者工具提供灵活性。例如,布局改变指令可能指定间距S增加至S+ΔS,而不指定应移动布局图案40A和40B中的哪一个。可选地,所述的,当布局改变指令涉及多个图案时,布局改变指令可能不限定多个图案中的哪一个作为改变的主体。因此,设计者或者工具30(图1)有向左移动布局图案40A、向右移动布局图案40B,还是均向外移动布局图案40A和布局图案40B的选择权。可选地,布局改变指令可以精确地指定布局图案40A应向左移动等于ΔS的值,或者可以进行不同地指定。
根据各个实施例的布局改变指令可以包括各种信息,而需要进行布局改变类型取决于这些信息。例如,布局改变指令可以包括其中待改变布局图案的层或者多层(比如金属层、多晶硅、阱区、通孔等)的标识,所涉及的布局图案的标识(该标识可以是布局图案的坐标)、以及改变的类型(比如增加间距、增加长度、移动位置、通过移动边界重新成形、增加***等)、和改变的幅度(比如尺寸、间距、***、移动距离等的增大/减小)。
以下提供了示例性布局改变指令格式:
EdgePairExpansion[layer#][increment](x1s1y1s1)(x2s1y2s1)(x1s2y1s2)(x2s2y2s2)
其中术语“EdgePairExpansion”是改变的类型,并指出要实施的操作类型,该操作类型是增大布局图案的边界之间的间距。指示符“层#(layer#)”和“增量(increment)”分别指示金属线40A和40B(图2)的层和值ΔS。坐标(x1s1y1s1)、(x2s1y2s1)、(x1s2y1s2)、(x2s2y2s2)标记40A-1和40B-1的内边界的起点和终点。
以下提供了具有上面所讨论的格式的示例性布局改变指令:
EdgePairExpansion3150(00)(110)(200)(2010)
该指令指定将具有起点(00)和终点(110)的第一边界和具有起点(200)和终点(2010)的第二边界之间的间距确切地增加了5μm。具有指定的第一边界和第二边界的布局图案位于层31中。
应该意识到的一点是,这种布局改变指令仅仅是实例,而只要该格式的解释能够与工具供应商沟通,DFM改进实用工具32(图1)就可以采用其他格式,从而使工具30和设计者可以理解该布局改变指令。
图3示出了移动布局图案的实例。图案42A和42B彼此紧接。假设DFM检查器24(图1)发现布局图案42B可能有问题,相应的布局改变指令可能要求布局图案42B在X方向上移动距离D1,以及在Y方向上移动距离D2。布局改变指令可以包括布局改变的类型,例如,在这种情况下,布局改变的类型可以是“多边形移动(PolygonMove)”。指令可以进一步包括:布局图案(该布局图案是多边形)的层数,在X方向上和在Y方向上移动的幅度,和布局图案的角点以供识别。
以下提供了示例性布局改变指令:
PolygonMove3142(00)(00)(11)(10)
该指令指定具有4个角坐标(00)、(00)、(11)、和(10)的多边形将在X方向上移动4μm,以及在Y方向上移动2μm。该多边形位于层31中。
图4示出了通过移动边界46使布局图案44重新成形的实例。除了布局图案44的标识和边界46的起始坐标和终止坐标之外,布局改变指令还可以包括以下指定:如将边界46移动到现有图案的内部还是外部(-x还是+x方向)以及移动的距离。
图5示出了使布局图案48重新成形的另一个实例。除了布局图案48的标识之外,布局改变指令还可以包括以下指定:如移动边界50和52中的一个还是两个,以及移动的距离。可选地,布局改变指令也可以指定将布局图案48的宽度W2减小到W1,而不指定移动边界50和52中的哪一个。因此,这种布局改变指令为设计者或者工具30提供了进行不同改变的选择权。
图6示出了改变位于不同层上的图案之间的关系的实例。在示例性实施例中,金属线56至通孔58的***由布局改变指令指定。除布局图案56(金属线)和58(通孔)的标识之外,布局改变指令还可以包括朝向每个方向的最小***E1、E2、E3和E4,但是***E1、E2、E3和E4可以相同。因此,该布局改变指令可以让设计者或者工具30确定增加金属线56的宽度还是移动通孔58的位置来满足布局改变指令的要求。可选地,布局改变指令可以指定应该增加金属线56的宽度(和增量值),还是应该移动通孔58的位置(和移动值)等。
布局改变指令可以包括多个指令,其中,该多个指令彼此具有诸如“AND”、“OR”以及“NOT”的逻辑关系。图7示出了实例。所示出的布局包括:第一金属层中的金属线60A和60B、第二金属层中的金属线62A和62B、互连金属线60A和62A的通孔68、以及互连金属线60B和62B的通孔70。假设DFM检查结果指示通孔68和70可能有问题,作为实例,布局改变指令可以包括三个选项,这三个选项是:
(“宽度W3增加5nm”OR
“间距S3增加10nm”)AND
“通孔***E5增加1nm。”
然后,设计者或者工具30可以决定选择三个选项中的一个执行。可选地,作为实例,布局改变指令可以是:
“宽度W3增加5nm”AND
“通孔***E5增加1nm”OR
“间距S3增加10nm”AND
“通孔***E5增加1nm。”
然后,设计者或者工具30可以对布局图案62B执行指令“通孔***E5增加1nm”,并从指令“宽度W3增加5nm”和“间距S3增加10nm”中选择一个操作执行。
还如图7中所示出的,除了提供布局检查指令,还可以提供错误标记,以使可以在布局中指出错误位置。例如,错误标记72指出通孔70附近的布局需要改进。因此,直到设计者和工具30来确定需要进行什么改进。
再次参考图1,应该意识到,布局改变可能具有连锁反应(rippleeffect),其中,受布局改变影响的一些布局可能需要其他改变。因此,可以对修订布局37实施反复操作,其中由DFM检查器24实施其他DFM检查,并且由布局改变指令发生器26生成的其他布局改变指令。
在实施例中,通过提供明确指令代替位置标记,不需要向设计者提供DFM检查的原理,并且芯片代工厂商能够保护专有信息,例如,在DFM检查中寻找哪类问题。因为布局改变指令可以精确地指定要实施的操作和改变的幅度,所以过度校正和未充分校正问题的可能性较小。
根据实施例,一种实用工具包括:DFM检查器,被配置用于检查集成电路的布局图案;以及布局改变指令发生器,被配置用于基于由DFM检查器生成的结果生成布局改变指令。在非临时性存储介质上包含DFM检查器和布局改变指令发生器。布局改变指令指定在布局图案中的布局图案的标识,以及要对布局图案实施的相应布局改变。
根据另一个实施例,一种实用工具包括:计算机程序产品,具有非临时性计算机可读介质以及在该非临时性计算机可读介质上包含的计算机程序。计算机程序包括:DFM检查器程序代码,用于检查集成电路的布局图案;以及布局改变指令生成程序代码,用于基于由DFM检查器程序代码所提供的结果生成布局改变指令。布局改变指令包括:在集成电路的布局图案中的布局图案的标识;要对布局图案实施的布局改变的类型;以及布局改变的幅度。
根据又一个实施例,一种方法包括:从数据库接收集成电路的布局;对布局的布局图案实施DFM检查;以及基于从DFM检查所获得的结果生成布局改变指令。布局改变指令包括:在集成电路的布局图案中的布局图案的标识;以及要对布局图案实施的布局改变的类型。
尽管已经详细地描述了实施例及其优势,但应该理解,可以在不背离所附权利要求限定的实施例的主旨和范围的情况下,做各种不同的改变、替换和改变。而且,本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、以及材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员将从本发明很容易地理解,根据本发明可以使用现有的或今后开发的工艺、机器、制造,材料组分、装置、方法或步骤,执行与本文所述的相应实施例基本上相同的功能或者获得基本上相同的结果。因此,所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或者步骤。此外,每条权利要求构成单独的实施例,并且多个权利要求和实施例的组合在本发明的范围内。
Claims (13)
1.一种可制造性设计改进的实用工具,包括:
可制造性设计(DFM)检查器,被配置用于检查集成电路的布局图案;以及
布局改变指令发生器,被配置成基于由所述可制造性设计检查器所生成的结果生成布局改变指令,其中,在非临时性存储介质上包含所述可制造性设计检查器和所述布局改变指令发生器,并且其中,所述布局改变指令指定在所述布局图案中的布局图案的标识以及要对所述布局图案实施的相应布局改变,以及布局改变的幅度,
其中,所述布局改变指令被配置用于改变所述布局图案的***,所述***指定金属线延伸超出相应通孔的边缘的距离,所述通孔设置在所述金属线的下方并且物理连接至所述金属线。
2.根据权利要求1所述的实用工具,所述布局改变指令发生器进一步被配置用于生成用来标记与所述布局改变相对应的位置的位置标记。
3.根据权利要求1所述的实用工具,所述布局改变指令包括用于改变布局图案的多个指令,并且其中,使用逻辑关系对所述多个指令进行分组,所述逻辑关系选自由“AND”、“OR”、“NOT”、及其组合所组成的组。
4.根据权利要求1所述的实用工具,其中,所述布局改变指令包括:改变所述布局图案和邻近的布局图案之间的间距。
5.根据权利要求1所述的实用工具,所述布局改变指令包括:移动所述布局图案。
6.根据权利要求1所述的实用工具,所述布局改变指令包括:使所述布局图案重新成形。
7.根据权利要求1所述的实用工具,所述布局改变指令包括:重新确定所述布局图案的尺寸。
8.根据权利要求1所述的实用工具,所述布局改变指令包括:改变位于不同层上的图案之间的关系。
9.根据权利要求1所述的实用工具,进一步包括布局编辑器,被配置用于接收布局改变指令,并对所述布局图案执行所述布局改变指令。
10.一种可制造性设计改进的方法,包括:
从数据库接收集成电路的布局;
对所述布局的布局图案实施可制造性设计(DFM)检查;以及
基于从所述可制造性设计检查所获得的结果生成布局改变指令,其中所述布局改变指令包括:
在集成电路的所述布局图案中的布局图案的标识;以及
要对所述布局图案实施的布局改变的类型,其中,所述布局改变的类型包括改变位于不同层中的图案之间的关系,其中,所述布局改变指令被配置用于改变所述布局图案的***,所述***指定金属线延伸超出相应通孔的边缘的距离,所述通孔设置在所述金属线的下方并且物理连接至所述金属线。
11.根据权利要求10所述的方法,其中,所述布局改变指令进一步包括所述布局改变的幅度。
12.根据权利要求10所述的方法,所述布局改变的所述类型还包括选自由以下所组成的组:所述布局图案和邻近的布局图案之间的间距的改变、所述布局图案的移动、所述布局图案的重新成形、重新确定所述布局图案的尺寸、及其组合。
13.根据权利要求10所述的方法,进一步包括:使用布局编辑器自动执行所述布局改变指令。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/186,241 | 2011-07-19 | ||
US13/186,241 US8726208B2 (en) | 2011-07-19 | 2011-07-19 | DFM improvement utility with unified interface |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102890731A CN102890731A (zh) | 2013-01-23 |
CN102890731B true CN102890731B (zh) | 2016-01-20 |
Family
ID=47534233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110426129.5A Active CN102890731B (zh) | 2011-07-19 | 2011-12-16 | 具有统一接口的dfm改进实用工具 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8726208B2 (zh) |
CN (1) | CN102890731B (zh) |
SG (1) | SG187302A1 (zh) |
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-
2011
- 2011-07-19 US US13/186,241 patent/US8726208B2/en active Active
- 2011-11-22 SG SG2011086584A patent/SG187302A1/en unknown
- 2011-12-16 CN CN201110426129.5A patent/CN102890731B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US8726208B2 (en) | 2014-05-13 |
SG187302A1 (en) | 2013-02-28 |
CN102890731A (zh) | 2013-01-23 |
US20130024832A1 (en) | 2013-01-24 |
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
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GR01 | Patent grant |