CN102881590B - 修补层形成方法及金属氧化物半导体晶体管结构 - Google Patents

Abstract

本发明公开一种修补层的形成方法以及金属氧化物半导体晶体管结构，该修补层的形成方法包括：提供基板，在基板上方形成栅极结构，栅极结构至少包括栅极介电层以与栅极导体结构；执行氮化工艺而在栅极结构表面上形成含氮表面层；以及对含氮表面层进行热氧化法以形成修补层。该金属氧化物半导体晶体管结构包括：栅极介电层，设置在基板上方；栅极导体结构，设置在栅极介电层上方；以及修补层，至少覆盖在栅极导体结构的侧壁表面。

Description

修补层形成方法及金属氧化物半导体晶体管结构

技术领域

本发明涉及一种修补层的形成方法及具有修补层的金属氧化物半导体晶体管结构，且特别是涉及一种在栅极结构侧壁表面形成修补层的方法与栅极结构侧壁具有修补层的金属氧化物半导体晶体管结构。

背景技术

随着组件集成度的要求增加，完成于半导体芯片上的晶体管组件必须越来越小，但是尺寸缩小将严重影响晶体管组件的性能，例如晶体管开启状态电流(Ion)变小与栅极漏电流(Jg)过大等缺失。因此，如何在有限尺寸的条件下，有效地增进晶体管组件的性能，便是发展本申请的主要目的。

发明内容

本发明提出一种修补层形成方法，此方法包括下列步骤。首先，提供基板，该基板上方已形成有栅极结构，该栅极结构至少包括栅极介电层以与栅极导体结构。接着，执行氮化工艺而在栅极结构表面上形成含氮表面层。接着，对含氮表面层进行热氧化法以形成修补层。

在本发明的优选实施例中，上述基板的材料为硅，上述栅极介电层的材料为氧化硅、氮化硅或氮氧化硅，上述栅极导体结构的材料为多晶硅。

在本发明的优选实施例中，上述氮化工艺为去耦合等离子体氮化工艺。

在本发明的优选实施例中，执行上述去耦合等离子体氮化工艺的压力范围为5毫托耳(mTorr)至15毫托耳(mTorr)，能量范围为1000瓦特(Watt)至2400瓦特(Watt)，操作时间范围为25秒至45秒。

在本发明的优选实施例中，上述热氧化法为湿式快速热氧化法或干式快速热氧化法。

在本发明的优选实施例中，上述热氧化法的温度范围为800℃至900℃。

在本发明的优选实施例中，上述热氧化法为炉管加热氧化法。

在本发明的优选实施例中，上述炉管加热氧化法的温度范围为700℃至800℃。

在本发明的优选实施例中，上述修补层的厚度范围为10埃至20埃

在本发明的实施例中，上述修补层为氮氧化硅层。

在本发明的优选实施例中，上述修补层形成方法还包括下列步骤：于修补层侧壁表面形成第一间隙壁；于第一间隙壁表面形成牺牲间隙壁；以及于牺牲间隙壁表面形成第二间隙壁。

在本发明的实施例中，上述第一间隙壁的材料为厚度范围为50埃至100埃的氮化硅，上述牺牲间隙壁的材料由厚度范围为25埃至75埃的氧化硅及厚度范围为200埃至400埃的氮化硅所组成及上述第二间隙壁的材料的总厚度范围为200埃至400埃

本发明亦提出一种金属氧化物半导体晶体管结构，设置在基板上方，金属氧化物半导体晶体管结构包括：栅极介电层，设置在基板上方；栅极导体结构，设置在栅极介电层上方；以及修补层，至少覆盖在栅极导体结构的侧壁表面，且其修补层为氮氧化硅层。

在本发明的实施例中，上述基板的材料为硅，上述栅极介电层的材料为氧化硅、氮化硅或氮氧化硅，上述栅极导体结构的材料为多晶硅。

在本发明的实施例中，上述修补层的厚度范围为10埃至20埃

在本发明的实施例中，上述氮氧化硅层中的氮混合比例范围为5％至40％。

在本发明的实施例中，上述金属氧化物半导体晶体管结构还包括第一间隙壁，形成于修补层侧壁表面；轻掺杂漏极结构，形成于基板中，其位置与宽度相对应至第一间隙壁的位置与宽度；牺牲间隙壁，形成于第一间隙壁表面；以及第二间隙壁，形成于牺牲间隙壁表面。

在本发明的实施例中，上述第一间隙壁的材料为厚度范围为50埃至100埃的氮化硅，上述牺牲间隙壁的材料由厚度范围为25埃至75埃的氧化硅及厚度范围为200埃及400埃的氮化硅所组成、上述第二间隙壁的材料的总厚度范围为200埃至400埃

在本发明的实施例中，上述金属氧化物半导体晶体管结构还包括源/漏极结构，形成于基板中，源/漏极结构的材料为硅化锗(SiGe)或碳化硅(SiC)。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作而详细说明如下。

附图说明

图1a为制作金属氧化物半导体晶体管过程中的栅极结构的示意图。

图1b为形成氧化硅层以修补栅极导体结构的示意图。

图2a为形成含氮表面层于栅极导体结构侧壁及基板表面的示意图。

图2b为将含氮表面层转化为修补层的示意图。

图2c为形成轻掺杂漏极结构及源/漏极结构于基板中的示意图。

附图标记说明

基板1

栅极结构10

第一间隙壁12

轻掺杂漏极结构13

源/漏极结构14

牺牲间隙壁15

第二间隙壁16

栅极介电层100

栅极导体结构101

硬掩模层102

氧化硅层1010

含氮表面层1011

修补层1012

硅盖层140

具体实施方式

本发明在此所探讨的技术手段为一种修补层的形成方法及具有修补层的金属氧化物半导体晶体管结构。为了能彻底地了解本发明，将在下列的描述中以一种栅极结构为例进行说明。显然地，本发明的实行并未限定以此种栅极结构的特殊细节，然而，对于本发明的优选实施例，则会详细描述如下。除了这些详细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视权利要求所界定为准。

请参见图1a，其制作金属氧化物半导体晶体管过程中的栅极结构的示意图，主要表示出于硅基板1上形成栅极介电层100、栅极导体结构101以及硬掩模层102所构成的栅极结构10，而其中栅极导体结构101大多以多晶硅来完成，硬掩模层102则以氧化硅、氮化硅或氮氧化硅完成。

由于定义栅极导体结构101时会对多晶硅进行蚀刻，因此容易于侧壁产生缺陷(defect)，因此在进行后续轻掺杂漏极(Lightly Doped Drain，简称LDD)工艺之前，可先利用炉管加热氧化法(furnace oxidation)的方式来执行再氧化(Re-oxidation)工艺，温度约750℃的再氧化(Re-oxidation)工艺用以于栅极导体结构101的侧壁上形成如图1b中所示，且厚度范围为10埃至20埃的氧化硅层1010，主要用以修补多晶硅表面的缺陷，并可防止在栅极介电层100与栅极导体结构101交界处的厚度变厚，进而使得组件的效能(performance)提升。

另外，为能让组件的效能更佳，本案提出另一实施例，首先，如图2a所示，对图1a中所示的结构先进行去耦合等离子体氮化工艺，用以于构成栅极导体结构101的侧壁及基板表面形成一层含氮表面层1011。在此实施例中，去耦合等离子体氮化工艺(DecoupledPlasma Nitridation，简称DPN)的压力范围为5毫托耳(mTorr)至15毫托耳(mTorr)、能量范围为1000瓦特(Watt)至2400瓦特(Watt)、操作时间范围为25秒至45秒，将氮原子注入栅极导体结构101的侧壁，进而形成含氮表面层1011。在此实施例中，含氮表面层1011的厚度范围为10埃至20埃

接着，在已形成含氮表面层1011的栅极结构10上再执行热氧化工艺(thermaloxidation process)，进而形成如图2b所示的修补层1012，其材料主要为氮氧化硅，厚度范围为10埃至20埃优选的厚度为15埃氮氧化硅层中的氮混合比例范围为5％至40％。此氮氧化硅修补层1012，除了可修补栅极导体结构101的侧壁的缺陷外，较上述氧化硅层1010还可提供晶体管沟道所需的应力，并可因利用氮原子来补充多晶硅中掺质因扩散流失所造成栅极导体结构101的耗尽(depletion)现象。又当栅极介电层100的材料是氮氧化硅层时，以氮氧化硅完成修补层1012还可补充栅极介电层100可能损失的氮原子，进而提升栅极介电层100的介电系数，有效增进组件的效能，例如具有优选的依时性介电崩溃特性(TDDB，time dependent dielectric breakdown)。而热氧化工艺可以是湿式快速热氧化(RTO，rapid thermal oxidation)工艺，其操作温度范围为800℃～900℃之间。在本发明的另一实施例中，其热氧化工艺也可以是操作温度范围为800℃～900℃之间的干式快速热氧化工艺，或是炉管加热氧化法，其操作温度范围为700℃至800℃。

接着如图2c所示，在该修补层1012侧壁表面形成第一间隙壁12，并可利用第一间隙壁12与栅极结构10来于该基板1中定义出轻掺杂漏极结构13，轻掺杂漏极结构13的位置与宽度相对应至该第一间隙壁12的位置与宽度。然后利用屏蔽层(图未示)，例如是氮化硅层，其厚度范围为150埃至250埃以自我对准的蚀刻方式在基板1内形成凹槽，因此使得凹槽与第一间隙壁12有约屏蔽层厚度的间隔距离，接着外延工艺将硅化锗(SiGe)或碳化硅(SiC)形成于凹槽内，且高于基板1的表面，来完成PMOS的或NMOS的源/漏极结构14，最后去除该屏蔽层。接着，在第一间隙壁12的表面上形成牺牲间隙壁(dummy spacer)15及于牺牲间隙壁15的表面上形成第二间隙壁16。第一间隙壁12的材料为厚度范围为50埃至100埃的氮化硅，牺牲间隙壁15由厚度范围为25埃至75埃的氧化硅及厚度范围为200埃至400埃的氮化硅所组成的双层结构，第二间隙壁16的材料的总厚度范围为200埃至400埃第二间隙壁16的材料可以是氧化硅与氮化硅所组成的双层结构。另外，如图所示，在硅化锗(SiGe)或碳化硅(SiC)的表面上覆盖有一层硅盖层(Si Cap)140。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims (14)

1.一种修补层形成方法，应用于金属氧化物半导体晶体管结构，包括下列步骤：

提供基板，该基板上方已形成有栅极结构，该栅极结构至少包括栅极介电层以及栅极导体结构，其中被该栅极结构覆盖的部分该基板表面高于暴露的部分该基板表面；

执行氮化工艺而在该栅极结构表面上形成含氮表面层；

对该含氮表面层进行热氧化法以形成修补层，以提供晶体管沟道所需的应力；

于该修补层侧壁表面形成第一间隙壁，其中该第一间隙壁的材料为厚度范围为50埃至100埃的氮化硅；

于该第一间隙壁表面形成牺牲间隙壁，其中该牺牲间隙壁的材料由厚度范围为25埃至75埃的氧化硅及厚度范围为200埃至400埃的氮化硅所组成；以及

于该牺牲间隙壁表面形成第二间隙壁，其中该第二间隙壁的材料由氧化硅与氮化硅所组成且总厚度范围为200埃至400埃。

2.如权利要求1所述的修补层形成方法，其中该基板的材料为硅，该栅极介电层的材料为氧化硅、氮化硅或氮氧化硅，该栅极导体结构的材料为多晶硅。

3.如权利要求1所述的修补层形成方法，其中该氮化工艺为去耦合等离子体氮化工艺。

4.如权利要求3所述的修补层形成方法，其中执行该去耦合等离子体氮化工艺的压力范围为5毫托耳至15毫托耳，能量范围为1000瓦特至2400瓦特，操作时间范围为25秒至45秒。

5.如权利要求1所述的修补层形成方法，其中该热氧化法为湿式快速热氧化法或干式快速热氧化法。

6.如权利要求5所述的修补层形成方法，其中该热氧化法的温度范围为800℃至900℃。

7.如权利要求1所述的修补层形成方法，其中该热氧化法为炉管加热氧化法。

8.如权利要求7所述的修补层形成方法，其中该炉管加热氧化法的温度范围为700℃至800℃。

9.如权利要求1所述的修补层形成方法，其中该修补层的厚度范围为10埃至20埃。

10.如权利要求1所述的修补层形成方法，其中该修补层为氮氧化硅层。

11.一种金属氧化物半导体晶体管结构，包括：

栅极介电层，设置在基板上方，其中被该栅极介电层覆盖的部分该基板表面高于暴露的部分该基板表面；

栅极导体结构，设置在该栅极介电层上方；

修补层，至少覆盖在该栅极导体结构的一侧壁表面，以提供晶体管沟道所需的应力，该修补层为氮氧化硅层，其厚度范围为10埃至20埃；

第一间隙壁，形成于该修补层侧壁表面，该第一间隙壁的材料为厚度范围为50埃至100埃的氮化硅；

轻掺杂漏极结构，形成于该基板中，其位置与宽度相对应至该第一间隙壁的位置与宽度；

牺牲间隙壁，形成于该第一间隙壁表面，该牺牲间隙壁的材料由厚度范围为25埃至75埃的氧化硅及厚度范围为200埃至400埃的氮化硅所组成；以及

第二间隙壁，形成于该牺牲间隙壁表面，该第二间隙壁的材料的总厚度范围为200埃至400埃。

12.如权利要求11所述的金属氧化物半导体晶体管结构，其中该基板的材料为硅，该栅极介电层的材料为氧化硅、氮化硅或氮氧化硅，该栅极导体结构的材料为多晶硅。

13.如权利要求11所述的金属氧化物半导体晶体管结构，其中该氮氧化硅层中的氮混合比例范围为5％至40％。

14.如权利要求11所述的金属氧化物半导体晶体管结构，还包括源/漏极结构，形成于该基板中，该源/漏极结构的材料为硅化锗或碳化硅。