CN102856364A - 薄膜晶体管及其制造方法 - Google Patents

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Abstract

本发明提供一种薄膜晶体管及其制造方法。薄膜晶体管包括栅电极、半导体层、栅绝缘层、源电极、漏电极和石墨烯层。半导体层与栅电极交叠。栅绝缘层设置在栅电极与半导体层之间。源电极与半导体层交叠。漏电极与半导体层交叠。漏电极与源电极间隔开。石墨烯图案设置在半导体层与源电极和漏电极中至少之一之间。

Description

薄膜晶体管及其制造方法
技术领域
本发明的示例实施方式涉及一种薄膜晶体管及制造该薄膜晶体管的方法。更具体而言，本发明的示例实施方式涉及一种具有改善的电稳定性的薄膜晶体管及制造该薄膜晶体管的方法。
背景技术
通常，显示装置包括具有开关元件的阵列基板和面对该阵列基板的相对基板。开关元件包括电连接到栅极线的栅电极，与栅电极绝缘的半导体层、电连接到数据线和半导体层的源电极以及与源电极间隔开并电连接到半导体层的漏电极。
例如，用于显示装置的开关元件的类型可以分为非晶硅薄膜晶体管（TFT）、多晶硅TFT和氧化物半导体TFT。
非晶硅TFT以低制造成本均匀地形成在大基板上。然而，非晶硅TFT具有相对低的电荷载流子迁移率。多晶硅TFT具有比非晶硅TFT高的电荷载流子迁移率，且多晶硅TFT特性的劣化少于非晶硅TFT。然而，多晶硅TFT的制造工艺复杂，使得制造成本高。氧化物半导体TFT可以在低温工艺中制造，可以以大面积形成，且可以具有相对高的电荷载流子迁移率。
在制造开关元件的工艺中，当源电极和漏电极与半导体层反应时，半导体层的导电特性会变化。此外，当氧化物半导体与源电极和漏电极反应时，包括在氧化物半导体中的阳离子可以沉积，使得布线电阻会增加。因此，开关元件的电稳定性和可靠性会降低。
此外，当源电极和漏电极与绝缘层或钝化层反应时，绝缘层或钝化层可以从源电极和漏电极剥离。具体地，当氧化物半导体TFT的绝缘层或钝化层包括硅氧化物时，绝缘层或钝化层会更频繁和更严重地剥离。
在背景技术部分公开的上述信息仅是为了增加对本发明的背景的理解，因此可能包含没有形成现有技术的任何部分或现有技术可能启发本领域普通技术人员的信息。
发明内容
本发明的示例实施方式提供一种能够利用石墨烯图案改善电稳定性和可靠性的薄膜晶体管（TFT）。
本发明的示例实施方式还提供一种制造该TFT的方法。
在根据本发明的TFT的示例实施方式中，TFT包括栅电极、半导体层、栅绝缘层、源电极、漏电极和石墨烯图案。该半导体层与栅电极交叠。栅绝缘层设置在栅电极与半导体层之间。源电极与半导体层交叠。漏电极与半导体层交叠。漏电极与源电极间隔开。石墨烯图案设置在半导体层与源电极和漏电极中至少之一之间。
在根据本发明的制造TFT的方法的示例实施方式中，该方法包括在基底基板上形成栅电极、在栅电极上形成栅绝缘层、在栅绝缘层上形成与栅电极交叠的半导体层、在半导体层上形成石墨烯层、在石墨烯层上形成源电极和漏电极以及图案化位于源电极与漏电极之间的石墨烯层以形成石墨烯图案。
在根据本发明的制造TFT的方法的示例实施方式中，该方法包括在基底基板上形成源电极、在源电极上形成绝缘层、在绝缘层上形成漏电极、在漏电极上形成石墨烯图案、在石墨烯图案上形成半导体层、图案化该半导体层、在半导体层上形成栅绝缘层以及在栅绝缘层上形成栅电极。
应该理解，上述大体描述和后面的详细描述都是示例性的和说明性的，且旨在提供对本发明的进一步解释。
附图说明
附图被包括以提供对本发明的进一步理解并结合在本说明书中构成说明书的一部分，附图示出本发明的实施方式，并与描述一起用于解释本发明的原理，在附图中：
图1是根据本发明的示例实施方式的阵列基板的平面图；
图2是沿图1的线I-I’截取的截面图；
图3A、图3B、图3C和图3D是截面图，示出制造图1的阵列基板的方法的示例实施方式；
图4是根据本发明的另一示例实施方式的阵列基板的截面图；
图5A、图5B、图5C、图5D和图5E是截面图，示出制造图4的阵列基板的方法；
图6是根据本发明的又一示例实施方式的阵列基板的截面图；
图7是示出制造图6的阵列基板的方法的截面图；
图8是根据本发明的又一示例实施方式的阵列基板的截面图。
具体实施方式
在下文，将参考附图更详细地描述本发明的示例实施方式。然而，本发明可以以许多不同的形式实施且不应解释为限于这里阐释的实施例。而是，提供这些实施例使得本公开完整，且向本领域的技术人员充分地传达本发明的范围。在附图中，为了清晰可以夸大层和区域的尺寸和相对尺寸。相似的附图标记在附图中指示相似的元件。
将理解，当元件或层被称为在另一元件或层“上”或“连接到”另一元件或层时，它可以直接在另一元件或层上或直接连接到另一元件或层，或可以存在中间的元件或层。相反，当元件或层被称为“直接”在另一元件或层“上”或“直接连接到”另一元件或层时，则没有中间元件或层存在。将理解，为了本公开的目的，“X、Y和Z中的至少之一”可以被理解为只有X、只有Y、只有Z或者X、Y和Z的两个或多个项目的任意组合（例如XYZ、XYY、YZ、ZZ）。
图1是根据本发明的示例实施方式的阵列基板的平面图。
参照图1，阵列基板包括形成在基底基板上的栅极线GL、数据线DL、薄膜晶体管（TFT）TR1和像素电极180。
栅极线GL可以在第一方向延伸。阵列基板可以包括多个栅极线GL。数据线DL可以在与第一方向交叉的第二方向延伸。阵列基板可以包括多个数据线DL。
TFT TR1电连接到栅极线GL和数据线DL。TFT TR1可以设置在栅极线GL与数据线DL彼此交叉的区域中。
TFT TR1包括栅电极GE1、源电极SE1和漏电极DE1。栅电极GE1可以电连接到栅极线GL。
例如，栅电极GE1可以与栅极线GL一体地形成。栅电极GE1可以是从栅极线GL突出的部分。
源电极SE1可以与数据线DL一体地形成。源电极SE1可以是从数据线DL突出的部分。
参照图2详细地解释TFT TR1。
像素电极180电连接到TFT TR1。当TFT TR1被导通时，施加到数据线DL的数据电压被传送到像素电极180。
图2是沿图1的线I-I’截取的截面图。
参照图1和图2，TFT TR1包括栅电极GE1、栅绝缘层120、半导体层130、石墨烯图案140、源电极SE1和漏电极DE1。
栅电极GE1设置在基底基板110上。例如，栅电极GE1可以包括铝（Al）、铜（Cu）、钼（Mo）和钛（Ti）之一或其合金。例如，栅电极GE1可以包括透明导电材料，诸如铟锡氧化物（ITO）、铟锌氧化物（IZO）和铝掺杂的锌氧化物（AZO）。本发明不限制栅电极GE1的材料。
栅电极GE1可以具有单层结构。或者，栅电极GE1可以具有多层结构，该多层结构包括多个导电层或至少一个导电层和至少一个绝缘层。
栅绝缘层120设置在栅电极GE1上。栅绝缘层120将栅极线GL与数据线DL绝缘。此外，栅绝缘层120将栅电极GE1与半导体层130绝缘。栅绝缘层120可以设置在基底基板110的整个区域中。
例如，栅绝缘层120可以包括硅氧化物（SiOx）。例如，栅绝缘层120可以包括硅氮化物（SiNx）。
栅绝缘层120可以具有单层结构。或者，栅绝缘层120可以具有多层结构。例如，栅绝缘层120可以包括设置在栅电极GE1上的第一层和设置在第一层上的第二层。第一层可以包括硅氮化物（SiNx）。第二层可以包括硅氧化物（SiOx）。
半导体层130设置在栅绝缘层120上。半导体层130交叠栅电极GE1。半导体层130作为TFT TR1的沟道层。
半导体层130可以包括非晶硅半导体。半导体层130可以包括有源层和欧姆接触层。有源层可以包括非晶硅。欧姆接触层可以包括掺杂有掺杂剂的非晶硅。
半导体层130可以包括氧化物半导体。例如，半导体层130可以包括锌氧化物、锡氧化物、镓铟锌（Ga-In-Zn）氧化物、铟锌（In-Zn）氧化物、铟锡（In-Sn）氧化物、铟锡锌（In-Sn-Zn）氧化物等中的至少之一。半导体层130可以包括掺杂有金属诸如铝（Al）、镍（Ni）、铜（Cu）、钽（Ta）、钼（Mo）、铪（Hf）、钛（Ti）、铌（Nb）、铬（Cr）和钨（W）的氧化物半导体。本发明不限于氧化物半导体的材料。
石墨烯图案140设置在半导体层130上。源电极SE1和漏电极DE1设置在石墨烯图案140上。
源电极SE1交叠半导体层130。漏电极DE1交叠半导体层130。漏电极DE1与源电极SE1间隔开。
例如，源电极SE1和漏电极DE1的每个可以包括铝（Al）、铜（Cu）、钼（Mo）、钛（Ti）等或其合金。源电极SE1和漏电极DE1的每个可以包括透明导电材料诸如铟锌氧化物（ITO）、铟锌氧化物（IZO）和铝掺杂的锌氧化物（AZO）。
源电极SE1和漏电极DE1的每个可以包括多个层。源电极SE1和漏电极DE1的每个可以包括与石墨烯图案140接触的第一电极层和与第一电极层接触的第二电极层。例如，第一电极层可以包括钛（Ti）、钼（Mo）及其合金之一。第二电极层可以包括铜（Cu）。
当源电极SE1和漏电极DE1与半导体层130直接接触时，源电极SE1和漏电极DE1的阳离子可以扩散到半导体层130中。例如，当源电极SE1和漏电极DE1包括铜（Cu）时，铜离子可以扩散到半导体层130中。因此，半导体层130的特性改变，使得TFT TR1的电稳定性和可靠性会降低。例如，半导体层130的导电性和半导体层130的阈值电压会改变。
此外，半导体层130的阳离子可以沉积在源电极SE1和漏电极DE1处。例如，当半导体层130包括铟（In）时，铟（In）可以在源电极SE1和漏电极DE1处沉积。因此，源电极SE1和漏电极DE1的布线电阻可以降低。
石墨烯图案140的一部分设置在源电极SE1与半导体层130之间以防止源电极SE1与半导体层130之间的界面反应。石墨烯图案140的另一部分设置在漏电极DE1与半导体层130之间以防止漏电极DE1与半导体层130之间的界面反应。
石墨烯图案140具有相对高的导电率使得石墨烯图案140作为源电极SE1和漏电极DE1的一部分。此外，石墨烯图案140作为防止源电极SE1和漏电极DE1与半导体层130反应的屏障物。
石墨烯图案140设置在源电极SE1与半导体层130之间和漏电极DE1和半导体层130之间，使得TFT TR1的电稳定性和可靠性可以改善。
TFT TR1还可以包括设置在源电极SE1和漏电极DE1上的第二石墨烯图案160和设置在第二石墨烯图案160上的钝化层170。钝化层170可以设置在基底基板110的整个区域中。
例如，钝化层170可以包括硅氧化物（SiOx）和/或硅氮化物（SiNx）。
钝化层170可以具有单层结构。或者，钝化层170可以具有多层结构。例如，钝化层170可以包括设置在第二石墨烯图案160上的第一层和设置在第一层上的第二层。第一层可以包括硅氧化物（SiOx）。第二层可以包括硅氮化物（SiNx）。
当钝化层170与源电极SE1和漏电极DE1直接接触时，由于钝化层170与源电极SE1和漏电极DE1之间的界面反应，钝化层170会从源电极SE1和漏电极DE1剥离。例如，当源电极SE1和漏电极DE1包括铜（Cu）且钝化层包括硅氧化物（SiOx）时，铜（Cu）和硅氧化物（SiOx）彼此反应。因此，产生铜氧化物（CuOx），钝化层会从源电极SE1和漏电极DE1剥离。
第二石墨烯图案160的一部分设置在源电极SE1与钝化层170之间以防止源电极SE1与钝化层170之间的界面反应。第二石墨烯图案160的另一部分设置在漏电极DE1与钝化层170之间以防止漏电极DE1与钝化层170之间的界面反应。
第二石墨烯图案160设置在源电极SE1与钝化层170之间以及漏电极DE1与钝化层170之间，使得TFT TR1的生产率和可靠性可以改善。
当半导体层130包括氧化物半导体且钝化层170包括硅氧化物（SiOx）时，由于第二石墨烯图案160，钝化层不从源电极SE1和漏电极DE1剥离。因此，可以省略保护氧化物半导体的蚀刻停止层。因此，TFT TR1的制造工艺可以简化且TFT TR1的制造成本可以降低。
接触孔CNT穿过钝化层170形成。漏电极DE1通过接触孔CNT暴露。像素电极180通过接触孔CNT电连接到漏电极DE1。像素电极180可以包括透明导电材料，诸如铟锡氧化物（ITO）、铟锌氧化物（IZO）和铝掺杂锌氧化物（AZO）。
图3A至图3D是示出制造图1的阵列基板的方法的截面图。
在下文，可以参照图3A至图3D详细解释制造阵列基板的方法。
参照图3A，栅电极层形成在基底基板110上。通过图案化栅电极层形成栅电极GE1。栅电极层可以通过光刻方法被图案化。栅电极层可以利用第一掩模被图案化。
栅绝缘层120形成在栅电极GE1上。栅绝缘层120可以具有上表面，该上表面具有相应于栅电极GE1的突出部分。或者，栅绝缘层120可以具有平坦的上表面。
参照图3B，半导体层130形成在栅绝缘层120上。石墨烯层140形成在半导体层130上。源-漏电极层150形成在石墨烯层140上。第二石墨烯层160形成在源-漏电极层150上。根据源-漏电极层150是否与钝化层170反应，第二石墨烯层160可以被省略。
石墨烯层140可以直接沉积在半导体层130上。例如，石墨烯层140的石墨烯可以直接生长在半导体层130上。当石墨烯直接生长在半导体层130上时，石墨烯应该在相对低的温度下生长以防止损坏阵列基板上的元件。例如，石墨烯可以在400摄氏度以下的温度下生长。
石墨烯可以离开阵列基板生长并被转移到半导体层130上以形成石墨烯层140。当石墨烯离开阵列基板生长时，石墨烯可以在相对高的温度下生长。因此，石墨烯层140的质量可以提高。例如，石墨烯可以在约1000摄氏度的温度下生长。
类似于石墨烯层140，第二石墨烯层160可以直接生长在源-漏电极层150上。第二石墨烯层160的石墨烯可以离开阵列基板生长并被转移到源-漏电极层150上以形成第二石墨烯层160。
参照图3C，第二石墨烯层160、源-漏电极层150和石墨烯层140依次被图案化，从而形成第二石墨烯图案160、源电极SE1、漏电极DE1和石墨烯图案140。
第二石墨烯层160、源-漏电极层150和石墨烯层140可以利用第二掩模被图案化。半导体层130可以利用该第二掩模被图案化。或者，半导体层130可以在第二掩模工艺之前利用额外的掩模被图案化。
第二石墨烯层160的一部分可以通过氧等离子体灰化法被灰化，以形成第二石墨烯图案160。第二石墨烯层160的位于源电极SE1与漏电极DE1之间的部分可以被移除。
源-漏电极层150的一部分被蚀刻以形成源电极SE1和漏电极DE1。源-漏电极层150可以通过干蚀刻法被蚀刻。源-漏电极层150可以通过湿蚀刻法被蚀刻。
石墨烯层140的一部分可以通过氧等离子体灰化法被灰化，以形成石墨烯图案140。石墨烯层140的位于源电极SE1与漏电极DE1之间的一部分可以被移除。
石墨烯层140和源-漏电极层150具有不同的蚀刻特性。因此，当源-漏电极层150被蚀刻时，石墨烯层140不容易被损坏。因此，虽然源-漏电极层150被蚀刻长时间，但是半导体层130可以被石墨烯层140保护。此外，石墨烯层140在短时间内通过氧等离子体灰化被移除，使得半导体层130不会被损坏。
在本示例实施方式中，第二石墨烯层160在源-漏电极层150的整个区域中沉积或转移，然后第二石墨烯层160的一部分被灰化以形成第二石墨烯图案160。因此，第二石墨烯图案160覆盖源电极SE1的上表面和漏电极DE1的上表面。
或者，源-漏电极层150被蚀刻以形成源电极SE1和漏电极DE1，然后石墨烯可以被选择性地生长在源电极SE1和漏电极DE1上以形成第二石墨烯图案160。因此，第二石墨烯图案160可以覆盖源电极SE1的上表面和侧表面以及漏电极DE1的上表面和侧表面。
参照图3D，钝化层170形成在第二石墨烯图案160和半导体层130上。接触孔CNT穿过钝化层170形成。接触孔CNT可以利用第三掩模形成。漏电极DE1通过接触孔CNT被暴露。
像素电极180形成在钝化层170上。像素电极180可以利用第四掩模形成。像素电极180通过接触孔CNT接触漏电极DE1。
根据本示例实施方式，石墨烯图案140设置在源电极SE1与半导体层130之间以及漏电极DE1与半导体层130之间，使得TFT TR1的电稳定性和可靠性可以提高。
此外，第二石墨烯图案160形成在源电极SE1与钝化层170之间以及漏电极DE1与钝化层170之间，使得TFT TR1的生产率和可靠性可以提高。
此外，当半导体层130包括氧化物半导体时，保护氧化物半导体层的蚀刻停止层可以被省略，从而TFT TR1的制造工艺可以简化且TFT TR1的制造成本可以降低。
此外，当源-漏电极层150和石墨烯层140被图案化时，半导体层130可以不被损坏。
图4是根据本发明的另一示例实施方式的阵列基板的截面图。
本示例实施方式的阵列基板与图1至图3D中的阵列基板基本相同，除了阵列基板还包括保护半导体层的蚀刻停止层。因此将省略上文关于与图1至图3D所描述的相同或相似的部分的任何重复解释。
参照图4，TFT TR2包括栅电极GE2、栅绝缘层220、半导体层230、蚀刻停止层240、石墨烯图案250、源电极SE2和漏电极DE2。
栅电极GE2设置在基底基板210上。例如，栅电极GE2可以包括金属、合金或透明导电材料。
栅电极GE2可以具有单层结构。或者，栅电极GE2可以具有多层结构，该多层结构包括多个导电层或至少一个导电层和至少一个绝缘层。
栅绝缘层220设置在栅电极GE2上。栅绝缘层220将栅电极GE2与半导体层230绝缘。
例如，栅绝缘层220可以包括硅氧化物（SiOx）和/或硅氮化物（SiNx）。
栅绝缘层220可以包括设置在栅电极GE2上的第一层和设置在第一层上的第二层。第一层可以包括硅氮化物（SiNx）。第二层可以包括硅氧化物（SiOx）。
半导体层230设置在栅绝缘层220上。半导体层230交叠栅电极GE2。半导体层230作为TFT TR2的沟道层。
在本示例实施方式中，半导体层230包括氧化物半导体。例如，半导体层230可以包括锌氧化物、锡氧化物、镓铟锌（Ga-In-Zn）氧化物、铟锌（In-Zn）氧化物、铟锡（In-Sn）氧化物、铟锡锌（In-Sn-Zn）氧化物等中的至少一个。
蚀刻停止层240设置在半导体层230上。蚀刻停止层与半导体层230的相应于源电极SE2与漏电极DE2之间的区域的部分交叠。
蚀刻停止层240防止氧化物半导体与钝化层270接触，从而氧化物半导体的特性不改变。蚀刻停止层240包括硅氧化物（SiOx）。蚀刻停止层240可以具有单层结构或多层结构。
石墨烯图案250设置在半导体层230和蚀刻停止层240上。源电极SE2和漏电极DE2设置在石墨烯图案250上。
源电极SE2交叠半导体层230。漏电极DE2交叠半导体层230。漏电极DE2与源电极SE2间隔开。
例如，源电极SE2和漏电极DE2的每个可以包括铝（Al）、铜（Cu）、钼（Mo）、钛（Ti）等或者其合金。源电极SE2和漏电极DE2的每个可以包括透明导电材料诸如铟锡氧化物（ITO）、铟锌氧化物（IZO）和铝掺杂锌氧化物（AZO）。
源电极SE2和漏电极DE2的每个可以包括多个层。源电极SE2和漏电极DE2的每个可以包括接触石墨烯图案250的第一电极层和接触第一电极层的第二电极层。例如，第一电极层可以包括钛（Ti）、钼（Mo）及其合金。第二电极层可以包括铜（Cu）。
石墨烯图案250的一部分设置在源电极SE2与半导体层230之间以防止源电极SE2与半导体层230之间的界面反应。石墨烯图案250的另一部分设置在漏电极DE2与半导体层230之间以防止漏电极DE2与半导体层230之间的界面反应。因此TFT TR2的电稳定性和可靠性可以提高。
TFT TR2还可以包括设置在源电极SE2和漏电极DE2上的钝化层270。钝化层270可以设置在基底基板210的整个区域中。
例如，钝化层270可以包括硅氮化物（SiNx）。钝化层270可以具有单层结构或多层结构。
接触孔CNT穿过钝化层270形成。漏电极DE2通过接触孔CNT暴露。像素电极280通过接触孔CNT电连接到漏电极DE2。像素电极280可以包括透明导电材料诸如铟锡氧化物（ITO）、铟锌氧化物（IZO）和铝掺杂锌氧化物（AZO）。
图5A至图5E是示出制造图4的阵列基板的方法的截面图。
在下文，可以参照图5A至图5E详细解释制造阵列基板的方法。
参照图5A，栅电极层形成在基底基板210上。栅电极GE2通过图案化栅电极层而形成。栅电极层可以通过光刻法被图案化。栅电极层可以利用第一掩模被图案化。
栅绝缘层220形成在栅电极GE2上。
参照图5B，半导体层230形成在栅绝缘层230上。蚀刻停止层240形成在半导体层230上。半导体层230可以利用第二掩模被图案化。蚀刻停止层240可以利用第三掩模形成。
参照图5C，石墨烯层250形成在半导体层230和蚀刻停止层240上。源-漏电极层260形成在石墨烯层250上。
石墨烯层250可以直接沉积在半导体层230和蚀刻停止层240上。例如，石墨烯层250的石墨烯可以直接生长在半导体层230和蚀刻停止层240上。
石墨烯可以离开阵列基板生长并被转移到半导体层230和蚀刻停止层240上以形成石墨烯层250。
参照图5D，源-漏电极层260和石墨烯层250依次被图案化，从而形成源电极SE2、漏电极DE2和石墨烯图案250。
源-漏电极层260和石墨烯层250可以利用第四掩模被图案化。
源-漏电极层260的一部分被蚀刻以形成源电极SE2和漏电极DE2。源-漏电极层260可以通过干蚀刻法被蚀刻。源-漏电极层260可以通过湿蚀刻法被蚀刻。
石墨烯层250的一部分可以通过氧等离子体灰化法被灰化以形成石墨烯图案250。石墨烯层250的位于源电极SE2与漏电极DE2之间的部分可以被移除。
石墨烯层250和源-漏电极层260具有不同的蚀刻特性。因此，当源-漏电极层260被蚀刻时，石墨烯层250不容易被损坏。因此，虽然源-漏电极层260被蚀刻长时间，但是半导体层230可以被石墨烯层250保护。此外，石墨烯层250在短时间内通过氧等离子体灰化被移除，使得半导体层230不会被损坏。
参照图5E，钝化层270形成在源电极SE2、漏电极DE2和蚀刻停止层240上。接触孔CNT穿过钝化层270形成。接触孔CNT可以利用第五掩模形成。漏电极DE2通过接触孔CNT暴露。
像素电极280形成在钝化层270上。像素电极280可以利用第六掩模形成。像素电极280通过接触孔CNT接触漏电极DE2。
根据本示例实施方式，石墨烯图案250设置在源电极SE2与半导体层230之间以及漏电极DE2与半导体层230之间，使得TFT TR2的电稳定性和可靠性可以提高。
此外，当源-漏电极层260和石墨烯层250被图案化时，半导体层230可以不被损坏。
图6是根据本发明的再一示例实施方式的阵列基板的截面图。图7是示出制造图6的阵列基板的方法的截面图。
本示例实施方式的阵列基板与图1至图3D的阵列基板基本相同，除了阵列基板包括垂直TFT之外，该垂直TFT包括在垂直方向设置的半导体层。因此，将省略关于与图1至图3D中所描述的相同或相似的部分的任何重复解释。
参照图6至图7，TFT TR3包括源电极SE3、绝缘层320、漏电极DE3、石墨烯图案330、半导体层340、栅绝缘层350和栅电极GE3。
源电极SE3设置在基底基板310上。源电极SE3交叠半导体层340。
例如，源电极SE3可以包括铝（Al）、铜（Cu）、钼（Mo）和钛（Ti）之一或其合金。例如，源电极SE3可以包括透明导电材料诸如铟锡氧化物（ITO）、铟锌氧化物（IZO）或铝掺杂锌氧化物（AZO）。
源电极SE3可以具有单层结构。或者，源电极SE3可以具有多层结构，该多层结构包括多个导电层或至少一个导电层和至少一个绝缘层。
绝缘层320设置在源电极SE3上。绝缘层320将源电极SE3与漏电极DE3绝缘。
例如，绝缘层320可以包括硅氧化物（SiOx）。例如，绝缘层320可以包括硅氮化物（SiNx）。绝缘层320可以具有单层结构或多层结构。
漏电极DE3设置在绝缘层320上。漏电极DE3交叠半导体层340。漏电极DE3与源电极SE3间隔开。
例如，漏电极DE3可以包括铝（Al）、铜（Cu）、钼（Mo）和钛（Ti）之一或其合金。例如，漏电极DE3可以包括透明导电材料诸如铟锡氧化物（ITO）、铟锌氧化物（IZO）或铝掺杂锌氧化物（AZO）。
漏电极DE3可以具有单层结构。或者，漏电极DE3可以具有多层结构，该多层结构包括多个导电层或至少一个导电层和至少一个绝缘层。
漏电极DE3可以包括多个电极层。漏电极DE3可以包括与石墨烯图案330接触的第一电极层和与第一电极层接触的第二电极层。例如，第一电极层可以包括钛（Ti）、钼（Mo）及其合金中的一个。第二电极层可以包括铜（Cu）。
石墨烯图案330设置在漏电极DE3上。石墨烯图案330覆盖漏电极DE3的上表面和侧表面。半导体层340的相应于漏电极DE3的上表面的一部分被蚀刻。相反，半导体层340的相应于漏电极DE3的侧表面的一部分被保留。因此，石墨烯图案330的一部分设置在漏电极DE3与半导体层340之间。石墨烯图案330的另一部分设置在漏电极DE3与栅绝缘层350之间。
因此，半导体层340沿着绝缘层330的侧表面在垂直方向延伸以将源电极SE3连接到漏电极DE3。半导体层340作为TFT TR3的沟道层。半导体层340可以包括非晶硅半导体。半导体层340可以包括氧化物半导体。
参照图6和图7，在制造半导体层340的工艺中，半导体层340完全交叠漏电极DE3。
当半导体层340与漏电极DE3直接接触时，半导体层340的特性由于半导体层340与漏电极DE3之间的界面反应而改变，使得TFT TR3的电稳定性和可靠性会降低。
此外，由于半导体层340与漏电极DE3之间的界面反应，半导体层340会从漏电极DE3剥离。
在制造半导体层340的工艺中，石墨烯图案330设置在漏电极DE3与半导体层340之间，使得石墨烯图案330防止半导体层340与漏电极DE3之间的界面反应。因此，TFT TR3的电稳定性和可靠性会改善。此外，TFT TR3的生产率和可靠性会改善。
参照图6，栅绝缘层350设置在石墨烯图案330和半导体层340上。栅绝缘层350将栅电极GE3与半导体层340绝缘。
例如，栅绝缘层350可以包括硅氧化物（SiOx）。例如，栅绝缘层350可以包括硅氮化物（SiNx）。栅绝缘层350可以具有单层结构或多层结构。
当栅绝缘层350与漏电极DE3直接接触时，由于漏电极DE3与栅绝缘层350之间的界面反应，栅绝缘层350会从漏电极DE3剥离。
石墨烯330的一部分设置在漏电极DE3与栅绝缘层350之间以防止漏电极DE3与栅绝缘层350之间的界面反应。因此，TFT TR3的生产率和可靠性可以改善。
栅电极GE3设置在栅绝缘层350上。栅电极GE3与半导体层340交叠。
例如，栅电极GE3可以包括铝（Al）、铜（Cu）、钼（Mo）和钛（Ti）之一或其合金。例如，栅电极GE3可以包括透明导电材料诸如铟锡氧化物（ITO）、铟锌氧化物（IZO）或铝掺杂锌氧化物（AZO）。
栅电极GE3可以具有单层结构。或者，栅电极GE3可以具有多层结构，该多层结构包括多个导电层或至少一个导电层和至少一个绝缘层。
当绝缘层320与源电极SE3直接接触时，由于源电极SE3与绝缘层320之间的界面反应，绝缘层320可以从源电极SE3剥离。
当漏电极DE3与绝缘层320直接接触时，由于绝缘层320与漏电极DE3之间的界面反应，漏电极DE3可以从绝缘层320剥离。
第二石墨烯图案防止源电极SE3与绝缘层320之间的界面反应。第三石墨烯图案防止绝缘层320与漏电极DE3之间的界面反应。因此，TFT TR3的生产率和可靠性可以改善。
虽然在附图中未示出，但是当半导体层340包括非晶硅半导体时，欧姆接触层可以形成在源电极SE3与绝缘层320之间以及绝缘层320与漏电极DE3之间。欧姆接触层可以包括掺杂有掺杂剂的非晶硅。
根据本示例实施方式，石墨烯图案330设置在漏电极DE3与半导体层340之间，使得TFT TR3的电稳定性、生产率和可靠性可以改善。
此外，石墨烯图案330设置在漏电极DE3与栅绝缘层350之间，使得TFT TR3的生产率和可靠性可以改善。
图8是根据本发明的又一示例实施方式的阵列基板的截面图。
本示例实施方式的阵列基板与图6和图7的阵列基板基本相同，除了阵列基板还包括第二石墨烯图案和第三石墨烯图案以外。因此，将省略关于与图6和图7中所描述的相同或相似的部分的任何重复解释。
参照图8，TFT TR4包括源电极SE3、绝缘层320、漏电极DE3、石墨烯图案330、半导体层340、栅绝缘层350、栅电极GE3、第二石墨烯图案360和第三石墨烯图案370。
第二石墨烯图案360设置在源电极SE3与绝缘层320之间。第三石墨烯图案370设置在漏电极DE3与绝缘层320之间。
根据本示例实施方式，石墨烯图案330设置在漏电极DE3与半导体层340之间，使得TFT TR4的电稳定性、生产率和可靠性可以改善。
此外，石墨烯图案330设置在漏电极DE3与栅绝缘层350之间，使得TFT TR4的生产率和可靠性可以改善。
此外，第二和第三石墨烯图案360和370分别设置在源电极SE3与绝缘层320之间以及漏电极DE3与绝缘层320之间，使得TFT TR4的生产率和可靠性可以改善。
根据该TFT和制造该TFT的方法，石墨烯图案防止源电极和漏电极中的至少之一与半导体层反应，从而TFT的电稳定性和可靠性可以改善。此外，石墨烯图案还防止源电极和漏电极中的至少之一与钝化层反应，从而TFT的制造工艺可以简化且TFT的制造成本可以降低。
对于本领域技术人员明显的是，可以在本发明中进行各种修改和变化而不背离本发明的精神或范围。因此，本发明旨在覆盖落入所附权利要求书及其等同物的范围内的本发明的修改和变化。

Claims (31)

1.一种薄膜晶体管，包括：
栅电极；
半导体层，与所述栅电极交叠；
栅绝缘层，设置在所述栅电极与所述半导体层之间；
源电极，与所述半导体层交叠；
漏电极，与所述半导体层交叠并与所述源电极间隔开；和
石墨烯图案，设置在所述半导体层与所述源电极和所述漏电极中至少之一之间。
2.根据权利要求1所述的薄膜晶体管，其中所述半导体层设置在所述栅电极上，
所述石墨烯图案设置在所述半导体层上，以及
所述源电极和所述漏电极设置在所述石墨烯图案上。
3.根据权利要求2所述的薄膜晶体管，还包括：
钝化层，设置在所述源电极和所述漏电极上；和
第二石墨烯图案，设置在所述源电极与所述钝化层之间以及设置在所述漏电极与所述钝化层之间。
4.根据权利要求3所述的薄膜晶体管，其中所述钝化层包括硅氧化物。
5.根据权利要求4所述的薄膜晶体管，其中所述钝化层包括与所述第二石墨烯图案接触的第一层和设置在所述第一层上的第二层，
所述第一层包括硅氧化物，和
所述第二层包括硅氮化物。
6.根据权利要求3所述的薄膜晶体管，其中所述第二石墨烯图案覆盖所述源电极和所述漏电极的每个的上表面和侧表面。
7.根据权利要求1所述的薄膜晶体管，其中所述半导体层包括氧化物半导体。
8.根据权利要求7所述的薄膜晶体管，还包括蚀刻停止层，所述蚀刻停止层设置在所述半导体层与所述石墨烯图案之间并与所述半导体层的形成在所述源电极与所述漏电极之间的区域中的部分交叠。
9.根据权利要求1所述的薄膜晶体管，其中所述漏电极设置在所述源电极上。
10.根据权利要求9所述的薄膜晶体管，其中所述石墨烯图案的第一部分设置在所述漏电极与所述半导体层之间，且
所述石墨烯图案的第二部分设置在所述漏电极与所述栅绝缘层之间。
11.根据权利要求9所述的薄膜晶体管，还包括：
绝缘层，设置在所述源电极与所述漏电极之间；
第二石墨烯图案，设置在所述源电极与所述绝缘层之间；和
第三石墨烯图案，设置在所述漏电极与所述绝缘层之间。
12.根据权利要求1所述的薄膜晶体管，其中所述源电极和所述漏电极中的至少之一包括多个电极层。
13.根据权利要求12所述的薄膜晶体管，其中所述源电极和所述漏电极中的至少之一包括与所述石墨烯图案接触的第一电极层和与所述第一电极层接触的第二电极层，
所述第一电极层包括钛（Ti）、钼（Mo）及其合金中的一个，
所述第二电极层包括铜（Cu）。
14.一种制造薄膜晶体管的方法，所述方法包括：
在基底基板上形成栅电极；
在所述栅电极上形成栅绝缘层；
在所述栅绝缘层上形成与所述栅电极交叠的半导体层；
在所述半导体层上形成石墨烯层；
在所述石墨烯层上形成源电极和漏电极；以及
图案化位于所述源电极与所述漏电极之间的所述石墨烯层以形成石墨烯图案。
15.根据权利要求14所述的方法，其中形成所述石墨烯层包括在所述半导体层上生长石墨烯。
16.根据权利要求14所述的方法，其中形成所述石墨烯层包括将石墨烯转移到所述半导体层。
17.根据权利要求14所述的方法，其中图案化所述石墨烯层包括利用氧等离子体灰化所述石墨烯层。
18.根据权利要求14所述的方法，还包括：
在所述源电极和所述漏电极上形成第二石墨烯图案；和
在所述第二石墨烯图案上形成钝化层。
19.根据权利要求18所述的方法，其中形成所述源电极、所述漏电极和所述第二石墨烯图案包括：
在所述石墨烯层上形成源-漏电极层；
在所述源-漏电极层上形成第二石墨烯层；
图案化所述第二石墨烯层；和
图案化所述源-漏电极层。
20.根据权利要求19所述的方法，其中形成所述第二石墨烯层包括在所述源-漏电极层上生长石墨烯。
21.根据权利要求19所述的方法，其中形成所述第二石墨烯层包括将所述石墨烯转移到所述源-漏电极层。
22.根据权利要求18所述的方法，其中形成所述源电极、所述漏电极和所述第二石墨烯图案包括：
在所述石墨烯层上形成源-漏电极层；
图案化所述源-漏电极层；和
在所述源-漏电极层上选择性生长石墨烯。
23.根据权利要求18所述的方法，其中所述钝化层包括硅氧化物。
24.根据权利要求23所述的方法，其中所述钝化层包括与所述第二石墨烯图案接触的第一层和设置在所述第一层上的第二层，
所述第一层包括硅氧化物；和
所述第二层包括硅氮化物。
25.根据权利要求14所述的方法，其中所述半导体层包括氧化物半导体。
26.根据权利要求25所述的方法，还包括形成蚀刻停止层，所述蚀刻停止层设置在所述半导体层与所述石墨烯图案之间并与所述半导体层的形成在所述源电极与所述漏电极之间的区域中的部分交叠。
27.根据权利要求14所述的方法，其中所述源电极和所述漏电极中的至少之一包括多个电极层。
28.根据权利要求27所述的方法，其中所述源电极和所述漏电极中至少之一包括与所述石墨烯图案接触的第一电极层和与所述第一电极层接触的第二电极层，
所述第一电极层包括钛（Ti）、钼（Mo）及其合金中的一个，和
所述第二电极层包括铜（Cu）。
29.一种制造薄膜晶体管的方法，所述方法包括：
在基底基板上形成源电极；
在所述源电极上形成绝缘层；
在所述绝缘层上形成漏电极；
在所述漏电极上形成石墨烯层；
在所述石墨烯层上形成半导体层；
图案化所述半导体层；
在所述半导体层上形成栅绝缘层；以及
在所述栅绝缘层上形成栅电极。
30.根据权利要求29所述的方法，其中所述石墨烯图案的第一部分设置在所述漏电极与所述半导体层之间，且
所述石墨烯图案的第二部分设置在所述漏电极与所述栅绝缘层之间。
31.根据权利要求29所述的方法，还包括：
在所述源电极与所述绝缘层之间形成第二石墨烯图案；和
在所述漏电极与所述绝缘层之间形成第三石墨烯图案。
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