CN102842596B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。半导体结构包括阱区、介电结构、第一掺杂层、第二掺杂层与第一掺杂区。介电结构位于阱区上。介电结构具有相对的第一介电侧边与第二介电侧边。介电结构包括第一介电部分与第二介电部分，位于第一介电侧边与第二介电侧边之间。第一掺杂层位于第一介电部分与第二介电部分之间的阱区上。第二掺杂层位于第一掺杂层上。第一掺杂区位于第一介电侧边上的阱区中。阱区、第一掺杂层与第一掺杂区具有第一导电型。第二掺杂层具有相反于第一导电型的第二导电型。半导体结构可包括耐高压肖特基二极管。

Description

半导体结构及其制造方法

技术领域

本发明是有关于半导体结构及其制造方法，特别是有关于高压半导体装置及其制造方法。

背景技术

半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。举例来说，半导体结构中的二极管例如肖特基二极管可应用于异步装置。一般的肖特基二极管具有形成在N型衬底上的金属接触、场氧化隔离物与N型重掺杂部分。位于单一个场氧化隔离物相对两侧上的衬底上的金属接触与N型重掺杂部分被分别电性连接至阳极与阴极。

异步装置一般具有两个功率金属氧化半导体场效晶体管(powerMOSFET)，分别配置在高侧与低侧。肖特基二极管可配置在低侧的MOSFET，以降低装置在直流电降压转换(buck DC to DC conversion)的转换功率损失。然而，一般肖特基二极管在反向偏压下具有严重影响装置效能的漏电流，此漏电流是造成电路上功率的损失。例如请参照图1，一般肖特基二极管在反向偏压下，漏电流会随着电压的上升而呈线性关系逐渐变高，且一般肖特基二极管不会崩溃。因此在应用于高压装置时，一般肖特基二极管的电压电平(voltage level)是偏移的。

发明内容

本发明是有关于半导体结构及其制造方法。半导体结构在两个互相分开的介电部分之间的漂移区上具有利用RESURF概念的元件，因此可提升装置的操作电压。半导体结构与阳极电性连接的部分具有夹止元件，因此可降低装置的的漏电流。半导体结构可应用于高压装置中。半导体结构可包括耐高压肖特基二极管。

提供一种半导体结构。半导体结构包括一阱区、一介电结构、一第一掺杂层、一第二掺杂层与一第一掺杂区。介电结构位于阱区上。介电结构具有相对的一第一介电侧边与一第二介电侧边。介电结构包括一第一介电部分与一第二介电部分，位于第一介电侧边与第二介电侧边之间。第一掺杂层位于第一介电部分与第二介电部分之间的阱区上。第二掺杂层位于第一掺杂层上。第一掺杂区位于第一介电侧边上的阱区中。阱区、第一掺杂层与第一掺杂区具有一第一导电型。第二掺杂层具有相反于第一导电型的一第二导电型。一阴极被电性连接至第一掺杂区。一阳极被电性连接至第二介电侧边上的阱区。

也提供一种半导体结构。半导体结构包括一阱区、一介电结构、一第一掺杂区、一第二掺杂区与一第三掺杂区。介电结构位于阱区上。介电结构具有相对的一第一介电侧边与一第二介电侧边。第一掺杂区位于第一介电侧边上的阱区中。第二掺杂区与第三掺杂区位于第二介电侧边上的阱区中。阱区与第一掺杂区具有一第一导电型。第二掺杂区与第三掺杂区具有相反于第一导电型的一第二导电型。一阴极被电性连接至第一掺杂区。一阳极被电性连接至位于第二掺杂区与第三掺杂区之间的阱区、第二掺杂区与第三掺杂区。

提供一种半导体结构的制造方法。方法包括以下步骤。形成一介电结构于一阱区上。介电结构具有相对的一第一介电侧边与一第二介电侧边。介电结构包括一第一介电部分与一第二介电部分，位于第一介电侧边与第二介电侧边之间。形成一第一掺杂层。第一掺杂层位于第一介电部分与第二介电部分之间的阱区上。形成一第二掺杂层于第一掺杂层上。形成一第一掺杂区。第一掺杂区位于第一介电侧边上的阱区中。阱区、第一掺杂层与第一掺杂区具有一第一导电型。第二掺杂层具有相反于第一导电型的一第二导电型。

提供一种半导体结构的制造方法。方法包括以下步骤。形成一介电结构于一阱区上。介电结构具有相对的一第一介电侧边与一第二介电侧边。形成一第一掺杂区。第一掺杂区位于第一介电侧边上的阱区中。形成一第二掺杂区与一第三掺杂区。第二掺杂区与第三掺杂区位于第二介电侧边上的阱区中。第二掺杂区与第三掺杂区是通过阱区互相分开。阱区与第一掺杂区具有一第一导电型。第二掺杂区与第三掺杂区具有相反于第一导电型的一第二导电型。

下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1是一般半导体装置在反向偏压下的I-V曲线。

图2绘示根据一实施例的半导体结构及其制造方法。

图3绘示一实施例中装置在顺向偏压下的I-V曲线。

图4绘示装置在反向偏压下的I-V曲线。

图5绘示根据一实施例的半导体结构的上视图。

图6绘示根据一实施例的半导体结构的上视图。

图7绘示根据一实施例的半导体结构的上视图。

图8绘示根据一实施例的半导体结构的剖面图。

图9绘示根据一实施例的半导体结构的上视图。

图10绘示根据一实施例的半导体结构的上视图。

图11绘示根据一实施例的半导体结构的剖面图。

图12绘示根据另一实施例的半导体结构的剖面图。

【主要元件符号说明】

1、801：衬底

2、102、202、302、502、702、802：阱区

4、104、304：第一介电部分

6、106、306：第二介电部分

8：第一介电侧边

10：第二介电侧边

12：第一掺杂区

14：第二掺杂区

16：第三掺杂区

18、20、22重掺杂部分

24、124、224、324、424、624：第一掺杂层

26、126、226、326、426、626：第二掺杂层

28：栅极结构

30：阴极

32：阳极

34：金属接触

303、203：掺杂条纹

305：介电条纹

407、507、607：介电岛

736：埋藏层

838：深沟道隔离

具体实施方式

图2绘示根据一实施例的半导体结构及其制造方法。请参照图2，提供一衬底1。衬底1可包括块硅、绝缘体上硅或其它合适的半导体材料。衬底1也可为基材中的掺杂阱区。或者，衬底1也可为以外延或非外延例如气相沉积法形成的薄膜。于衬底1上形成阱区2。形成第一掺杂区12于第一介电侧边8上的阱区2中。形成第二掺杂区14于第二介电侧边10上的阱区2中。也形成第三掺杂区16于第二介电侧边10上的阱区2中。

请参照图2，于阱区2上形成介电结构，包括第一介电部分4与第二介电部分6。介电结构可包括氧化物例如氧化硅。第一介电部分4与第二介电部分6并不限于如图2所示的场氧化物，也可包括浅沟道隔离。第一介电部分4与第二介电部分6分别具有互相远离的第一介电侧边8与第二介电侧边10。形成第一掺杂层24于第一介电部分4与第二介电部分6之间的阱区2上。形成第二掺杂层26于第一掺杂层24上。于实施例中，阱区2、第一掺杂层24、第一掺杂区12与重掺杂部分18具有第一导电型。第二掺杂区14、第三掺杂区16、重掺杂部分20、重掺杂部分22与第一掺杂层26具有相反于第一导电型的第二导电型。举例来说，第一导电型是N型，第二导电型是P型。

请参照图2，可形成栅极结构28于第二掺杂区14与阱区2上，并延伸至第二介电部分6上。栅极结构28可包括栅介电层与栅电极层。栅电极层形成于栅介电层上。栅电极层可包括金属或硅例如多晶硅或金属硅化物。

请参照图2，阴极30可经由之间为欧姆接触的重掺杂部分18与金属接触34电性连接至第一掺杂区12。阳极32可经提供欧姆接触的金属接触34电性连接至栅极结构28。阳极32也可经由之间为欧姆接触的重掺杂部分20、重掺杂部分22与金属接触34电性连接至第二掺杂区14与第三掺杂区16。阳极32也可经由金属接触34电性连接至第二掺杂区14与第三掺杂区16之间的阱区2，金属接触34与阱区2之间可形成肖特基结。

请参照图2，于实施例中，半导体结构可包括二极管例如横向肖特基二极管(lateral Schottky diode)。形成在第一介电部分4与第二介电部分6之间的漂移区上的第一掺杂层24与第二掺杂层26是使用RESURF概念，因此可提升装置的肖特基崩溃(Schottky breakdown)而能够承受高的操作电压。此外，装置具有低的肖特基势垒(Schottky Barrier)。实施例并不限于如图2所示具有第一掺杂层24与第二掺杂层26的双层RESURF结构，也可为其它多层的RESURF结构。第二掺杂区14与第三掺杂区16可形成夹止元件，用以空乏位于第二掺杂区14与第三掺杂区16之间的阱区2。因此装置可具有低漏电流。

图3绘示一实施例中装置在顺向偏压下的I-V曲线。图4绘示装置在反向偏压下的I-V曲线。请参照图3，装置在顺向偏压下具有两段式导通电阻。电阻值变化的转折处约在0.2V(肖特基二极管导通)与0.55V(PN型二极管导通)。请参照图4，在约350V以下的操作电压，装置具有低的漏电流。因此，实施例的半导体结构可包括肖特基二极管与PN型二极管。

图5绘示根据一实施例的半导体结构的上视图。请参照图5，第一掺杂层124与第二掺杂层126延伸在第一介电部分104与第二介电部分106之间的整个阱区102上。于一实施例中，形成第一介电部分104与第二介电部分106，然后以第一介电部分104与第二介电部分106作为掩模层而对阱区102进行掺杂来形成第一掺杂层124与第二掺杂层126。因此第一掺杂层124与第二掺杂层126的形成并未牵涉到图案非常精确的掩模。形成方法简单且能降低制造成本。

图6绘示根据一实施例的半导体结构的上视图。请参照图6，第一掺杂层224与第二掺杂层226是通过阱区202分成互相分开的掺杂条纹203。

图7绘示根据一实施例的半导体结构的上视图。请参照图7，形成介电条纹305，延伸于第一介电部分304与第二介电部分306之间。介电条纹305将第一掺杂层324与第二掺杂层326分成互相分开的掺杂条纹303。于一实施例中，形成第一介电部分304、第二介电部分306与介电条纹305，然后以第一介电部分304、第二介电部分306与介电条纹305作为掩模层而对阱区302进行掺杂来形成包括第一掺杂层324与第二掺杂层326的掺杂条纹303。因此第一掺杂层324与第二掺杂层326的形成并未牵涉到图案非常精确的掩模。形成方法简单且能降低制造成本。

图8绘示根据一实施例的半导体结构的剖面图。请参照图8，形成介电岛407于第一掺杂层424与第二掺杂层426中。介电岛407可包括氧化物例如氧化硅。介电岛407并不限于如图8所示的场氧化物，也可包括浅沟道隔离。图9绘示根据一实施例的半导体结构的上视图。请参照图9，介电岛507延伸在阱区502上。图10绘示根据一实施例的半导体结构的上视图。请参照图10，介电岛607可根据期望的装置特性适当地配置在第一掺杂层624与第二掺杂层626中。

图11绘示根据一实施例的半导体结构的剖面图。图11所示的半导体结构与图2所示的半导体结构的差异在于，埋藏层736是形成在阱区702上。于实施例中，阱区702与埋藏层736是分别具有相反的导电型。使用埋藏层736能提高装置的操作电压。图12绘示根据另一实施例的半导体结构的剖面图。图12所示的半导体结构与图11所示的半导体结构的差异在于，深沟道隔离838形成于衬底801中。使用深沟道隔离838亦能提高装置的操作电压。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种半导体结构，包括：

一阱区；

一介电结构，位于该阱区上，且具有相对的一第一介电侧边与一第二介电侧边，其中该介电结构包括一第一介电部分与一第二介电部分，位于该第一介电侧边与该第二介电侧边之间；

一第一掺杂层，位于该第一介电部分与该第二介电部分之间的该阱区上；

一第二掺杂层，位于该第一掺杂层上；以及

一第一掺杂区，位于该第一介电侧边上的该阱区中，其中该阱区、该第一掺杂层与该第一掺杂区具有一第一导电型，该第二掺杂层具有相反于该第一导电型的一第二导电型，一阴极被电性连接至该第一掺杂区，一阳极被电性连接至该第二介电侧边上的该阱区。

2.根据权利要求1所述的半导体结构，更包括一介电岛，位于该第一掺杂层与该第二掺杂层中。

3.根据权利要求1所述的半导体结构，其中该第一掺杂层与该第二掺杂层是通过该阱区分成多个互相分开的掺杂条纹。

4.根据权利要求1所述的半导体结构，更包括一介电条纹，延伸于该第一介电部分与该第二介电部分之间，并将该第一掺杂层与该第二掺杂层分成多个互相分开的掺杂条纹。

5.根据权利要求1所述的半导体结构，其中该半导体结构包括肖特基二极管与PN型二极管。

6.一种半导体结构，包括：

一阱区；

一介电结构，位于该阱区上，且具有相对的一第一介电侧外侧边与一第二介电侧外侧边；

一第一掺杂区，位于该第一介电侧外侧边；以及

一第二掺杂区与一第三掺杂区，位于该第二介电侧外侧边，其中，该阱区与该第一掺杂区具有一第一导电型，该第二掺杂区与该第三掺杂区具有相反于该第一导电型的一第二导电型，一阴极被电性连接至该第一掺杂区，一阳极被电性连接至位于该第二掺杂区与该第三掺杂区之间的该阱区、该第二掺杂区与该第三掺杂区。

7.根据权利要求6所述的半导体结构，其中该半导体结构包括肖特基二极管与PN型二极管。

8.一种半导体结构的制造方法，包括：

形成一介电结构于一阱区上，其中该介电结构具有相对的一第一介电侧边与一第二介电侧边，该介电结构包括一第一介电部分与一第二介电部分，位于该第一介电侧边与该第二介电侧边之间；

形成多个介电条纹，其中该多个介电条纹延伸于该第一介电部分与该第二介电部分之间；

形成一第一掺杂层，其中该第一掺杂层位于该第一介电部分与该第二介电部分之间的该阱区上，且该第一掺杂层形成于该多个介电条纹之间的该阱区上；

形成一第二掺杂层于该第一掺杂层上；以及

形成一第一掺杂区，其中该第一掺杂区位于该第一介电侧边上的该阱区中，该阱区、该第一掺杂层与该第一掺杂区具有一第一导电型，该第二掺杂层具有相反于该第一导电型的一第二导电型。

9.一种半导体结构的制造方法，包括：

形成一介电结构于一阱区上，其中该介电结构具有相对的一第一介电侧外侧边与一第二介电侧外侧边；

形成一第一掺杂区，其中该第一掺杂区位于该第一介电侧外侧边；

形成一第二掺杂区与一第三掺杂区，其中该第二掺杂区与该第三掺杂区位于该第二介电侧外侧边，该第二掺杂区与该第三掺杂区是通过该阱区互相分开，该阱区与该第一掺杂区具有一第一导电型，该第二掺杂区与该第三掺杂区具有相反于该第一导电型的一第二导电型，一阴极被电性连接至该第一掺杂区，一阳极被电性连接至位于该第二掺杂区与该第三掺杂区之间的该阱区、该第二掺杂区与该第三掺杂区。