CN102801422A - 逐次逼近型模数转换器 - Google Patents

Abstract

本发明公开了一种逐次逼近型模数转换器，其中的电容阵列数模转换电路包含的电容阵列到比较器的输出端连接有辅助电容器，该辅助电容器的电容值选取为使得当输入电压的摆幅在零伏到电源电压之间时，电容阵列到比较器的输出端的摆幅在零伏到电源电压之间。而不必采取传统方案中，为防止出现电压过冲而采取的对量化范围进行限制压缩或者增加复杂电路的手段。本发明提出的电路结构降低了对于ADC中比较器输入失调和其他内部电路的性能要求，使得采用本发明电路结构的ADC在不增加功耗的条件下，可以达到更高的分辨率。

Description

逐次逼近型模数转换器

技术领域

本发明涉及一种CMOS集成电路的设计，具体涉及一种适合于标准CMOS工艺的高精度逐次逼近型模数转换器。

背景技术

带有电容阵列DAC的逐次逼近型ADC电路采用电荷标定的原理完成模数转换过程。电荷标定方法利用电容阵列对电荷进行转移与再分配，设定比较器的比较电压，逐次判定，得到模数转换结果。这种类型的SAR ADC电路结构简单，大部分工作由控制电路控制开关完成，在各种SAR ADC电路结构中功耗最低，因此被大量嵌入于标准CMOS工艺实现的芯片中，作为芯片实现与片外模拟信号进行模数转换的接口电路。

但是，在标准CMOS工艺中，由于电源电压（VDD）与地电压（零电压）限定了整个芯片的正常工作电压范围，如果电路中的节点为超出电源电压的过高电压或者低于地电压的过低电压，即过冲现象，会导致与这一节点相连的PMOS管和NMOS管出现非正常的开启与关闭现象，导致漏电现象的发生，漏电现象会导致存储电荷的泄露，将使电荷标定的逐次逼近型模数转换器（SAR ADC）的精度受到极大影响，因此是不能接受的。另一方面，过高的电压和过低的电压还会引起电路中的PMOS器件和NMOS器件的击穿，导致芯片的永久性损坏。

现有的解决方式主要有两种方式，第一，限制输入信号的范围，即压缩ADC的量化范围，保证电路的节点电压不会因为过大的输入信号范围而出现过冲现象，这种方法在一定程度上增加了ADC应用的复杂性，而信号的幅度减小也增加了对内部其他电路的性能要求；第二，采用单端模式代替差分模式，并增加专用电路解决过冲可能带来的问题，这种措施一方面使得***失去了全差分模式下抵抗共模干扰的能力，一方面增加了电路的复杂度，因此，并不是一个完善的解决方案。

图1是示例的一般性的逐次逼近型模数转换器的结构框图。如图所示，逐次逼近型模数转换器一般包括带隙参考电路101、电容阵列数模转换电路102、比较器103、时钟调节器104和逻辑控制器105五个模块。其中电容阵列数模转换电路105可以实现采样保持以及数模转换的功能。在带隙参考电路101、时钟调节器104、逻辑控制器105的作用下，电容阵列数模转换电路102接收模拟电压值转换为比较器103的输入电压值，比较器103在带隙参考电路101和逻辑控制电路105的作用下，生成数字信号送由逻辑控制电路105输出。

一般电容阵列数模转换电路102采用电容式DAC，采样电容由DAC电容充当，不需要独立的采样保持电路，因此采样保持（S/H）和数模转换（DAC）模块（未示出）统一于其中。

为了避免PN结正偏问题的出现，一种方案对于电容阵列数模转换电路102用单端结构代替全差分结构，同时在电容阵列DAC输出端使用特殊的开关代替MOS管构成的开关Sc。这种措施的一种示例的电路结构如图2和图3所示。这种结构中，由于取消了全差分阵列，单端输出的电压范围只会出现大于VDD的情况，而不会出现低于0的情况。对于大于VDD的情况，通过如图3所示的复杂的开关实现了电压自举，保证了电压能准确无误的通过开关。但是，这一方案丧失了差分电路对共模干扰的抵抗能力，也把可以用单个MOS晶体管构成的Sc开关变成了复杂的自举开关，在功耗和版图面积上都缺乏经济性。

发明内容

因此，本发明的目的是提供一种逐次逼近型模数转换器，解决0~VDD全摆幅输入时，利用全差分阵列DAC实现逐次逼近过程中可能出现的电压过冲问题。

在一个方面，本发明提供一种逐次逼近型模数转换器，其中的电容阵列数模转换电路包含的电容阵列到比较器的输出端连接有辅助电容器，该辅助电容器的电容值选取为使得当输入电压的摆幅在零伏到电源电压之间时，电容阵列到比较器的输出端的摆幅在零伏到电源电压之间。

本发明所提出的这种适合标准CMOS工艺的逐次逼近型模数转换器电路，解决0~VDD全摆幅输入时，利用全差分阵列DAC实现逐次逼近过程中可能出现的电压过冲问题，降低了ADC的应用复杂度。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是一般的逐次逼近型模数转换器的结构框图；

图2是示例的现有技术中的模数转换器中的单端结构的电容阵列数模转换电路的电路图；

图3是现有技术中需要使用的复杂自举开关的示例电路图；

图4是根据本发明的实施例的模数转换器的结构框图；

图5是根据本发明的实施例的模数转换器中的电容式数模转换器的电路图；

图6是根据本发明的实施例的模数转换器工作时的***控制逻辑与时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。

图4示出根据本发明实施例的逐次逼近型模数转换器的结构框图。其包括带隙参考电路101、电容阵列数模转换电路402、比较器403、时钟调节器104和逻辑控制器405五个模块。其中电容阵列数模转换电路402可以实现采样保持以及数模转换的功能。在带隙参考电路101、时钟调节器104、逻辑控制器405的作用下，电容阵列数模转换电路402接收模拟电压值转换为比较器403的输入电压值，比较器403在带隙参考电路101和逻辑控制电路405的作用下，生成数字信号送由逻辑控制电路405输出。

电容阵列数模转换电路402采用电容式DAC，采样电容由DAC电容充当，不需要独立的采样保持电路，因此采样保持（S/H）和数模转换（DAC）模块（未示出）统一于其中。

图5以12位精度的ADC为例，说明了实现电容阵列数模转换电路402的电容阵列DAC的电路结构。其中，数字输出的低6位由第一正端电容阵列（Cp1到Cp6）和第一负端电容阵列（Cn1到Cn6）实现。数字输出的高6位由第二正端电容阵列（Cp7到Cp12）和第二负端电容阵列（Cn7到Cn12）实现。第一正端电容阵列（Cp1到Cp6）和第二正端电容阵列（Cp7到Cp12）构成连接到比较器Comp的差分正输入端的差分正端电容阵列。第一负端电容阵列（Cn1到Cn6）和第二负端电容阵列（Cn7到Cn12）构成连接到比较器Comp的差分负输入端的差分负端电容阵列。

本领域技术人员可以理解，ADC的精度不限于12位，而可以是N位，其中N为正偶数。相应地，差分正端电容阵列和差分负端电容阵列可以分别由N位分辨率DAC电容阵列构成。

第一正端电容阵列中的电容器Cp1到Cp6的下极板耦合在一起。第一正端电容阵列中的电容器Cp1到Cp6的上极板由第一正端选择性连接部件阵列（Sp1到Sp6）中的相应选择性连接部件连接到正参考电压Vrefp或者负参考电压Vrefn。第一正端选择性连接部件阵列中的选择性连接部件Sp1到Sp6例如可以由图4中的逻辑控制器405来控制。

类似地，第一负端电容阵列中的电容器Cn1到Cn6的下极板耦合在一起。第一负端电容阵列中的电容器Cn1到Cn6的上极板由第一负端选择性连接部件阵列（Sn1到Sn6）中的相应选择性连接部件连接到正参考电压Vrefp或者负参考电压Vrefn。第一负端选择性连接部件阵列中的选择性连接部件Sn1到Sn6例如可以由图4中的逻辑控制器405来控制。

第二正端电容阵列中的电容器Cp7到Cp12的下极板耦合在一起。第二正端电容阵列中的电容器Cp7到Cp12的上极板由第二正端选择性连接部件阵列（Sp7到Sp12）中的相应选择性连接部件连接到正输入电压、正参考电压Vrefp或者负参考电压Vrefn。第二正端选择性连接部件阵列中的选择性连接部件Sp7到Sp12例如可以由图4中的逻辑控制器405来控制。

类似地，第二负端电容阵列中的电容器Cn7到Cn12的下极板耦合在一起。第二负端电容阵列中的电容器Cn7到Cn12的上极板由第二负端选择性连接部件阵列（Sp7到Sp12）中的相应选择性连接部件连接到负输入电压、正参考电压Vrefp或者负参考电压Vrefn。第二负端选择性连接部件阵列中的选择性连接部件Sn7到Sn12例如可以由图4中的逻辑控制器405来控制。

第一正端电容阵列中的电容器Cp1到Cp6的耦合在一起的下极板通过正端耦合电容器Cpcoup耦合到第二正端电容阵列中的电容器Cp7到Cp12的耦合在一起的下极板。第二正端电容阵列中的电容器Cp7到Cp12的耦合在一起的下极板耦合到比较器Comp的正输入端，并且通过第一正端开关Spc与共模电压Vcm相连。

第一负端电容阵列中的电容器Cn1到Cn6的耦合在一起的下极板通过负端耦合电容器Cncoup耦合到第二负端电容阵列中的电容器Cn7到Cn12的耦合在一起的下极板。第二负端电容阵列中的电容器Cn7到Cn12的耦合在一起的下极板耦合到比较器Comp的负输入端，并且通过第一负端开关Snc与共模电压Vcm相连。

各电容阵列中每位的电容器的电容值大小按照二进制权重分布，分别由相应数量的单位电容器构成，即分别由1、2、4、8、16、32个单位电容器构成。全部单位电容器完全一致。如图所示，ADC的采样电容仅由高位电容阵列（即第二正端电容阵列和第二负端电容阵列）充当，可以减少ADC的等效输入电容。

为了使用最小的电容数量，将N位分辨率ADC的电容阵列分为两段，分别对应N位ADC的数字输出的高N/2位和低N/2位。数字输出的低N/2位包括第一正端电容阵列和第一负端电容阵列；数字输出的高N/2位包括第二正端电容阵列和第二负端电容阵列。第一正端电容阵列和第二正端电容阵列，以及第一负端电容阵列和第二负端电容阵列分别由相同大小的耦合电容连接。

ADC的输入信号为全差分形式，分别接入正端和负端的高位电容阵列（即第二正端电容阵列和第二负端电容阵列）。由高位电容阵列充当采样电容，参考电压也为全差分形式，成对接入各电容阵列。低位电容阵列（即第一正端电容阵列和第一负端电容阵列）通过耦合电容与高位电容阵列相连。每个电容阵列由按照二进制权重排布的电容器构成，每一位数字输出对应的单位电容器数量为2^m-1（其中m为正整数且m≤N/2）。高位电容阵列与比较器的输入端相连，同时分别通过第一正端开关Spc和第一负端开关Snc与共模电压Vcm相连。

为了最大程度的提高转换效率，根据本发明上述实施例的模数转换器在12个必需的逐次逼近判定时钟周期外，利用一个时钟周期完成采样，接下来的一个周期进行比较，从第三个周期起输出转换结果，附加一个***清零的起始周期，整个转换过程共需要15的时钟周期。具体转换时序如图6所示。为了防止电荷注入引入误差，在采样阶段结束时，首先关断Sc。此时高位电容阵列的上极板仍旧跟随输入电压，不会受到Sc电荷注入的影响而发生改变。之后再关断与输入相联的采样电容开关，此时上极板的电荷已经固定，不会受到误差的影响。时钟的边沿关系由时钟产生电路实现，并通过图4中的逻辑控制电器405实现全部的控制信号。

根据本发明的实施例，第二正端电容阵列和第二负端电容阵列的输出端，即Voutp和Voutn端，分别带有正端辅助电容器Cpa和负端辅助电容器Cna。正端辅助电容器Cpa和负端辅助电容器Cna分别通过第二正端开关Spa和第二负端开关Sna与共模电压Vcm相连。第二正端开关Spa和第二负端开关Sna断开时，正端辅助电容器Cpa和负端辅助电容器Cna浮空，不参与电荷的重分配过程，不影响电容阵列的电荷重分配过程。第二正端开关Spa和第二负端开关Sna闭合时，Cpa和Cna接入电容阵列，参与电荷的重分配过程。这样就避免了在输入信号和参考电压取值范围较大时，Voutp和Voutn端的电压出现过冲现象。正端辅助电容器Cpa和负端辅助电容器Cna的加入，使节点电压始终保持在正常的电压范围内，从而可以保证ADC在0~VDD的范围内都可以完成量化转换。

如果没有正端辅助电容器Cpa和负端辅助电容器Cna的加入，对于这种全差分结构DAC的输出，即图5中电容阵列DAC的输出节点Voutp和Voutn，如果输入信号幅度为0~VDD，将会出现输出电压过冲现象。其原因可以通过式（1）到（7）说明。首先，当差分输入的信号分别为Vinp和Vinn时，在进行最高量化位输出结果判定时，电容阵列DAC的输出节点电压可以表示为：

$V_{\mathrm{outp}}=-\frac{(2^6-1)C_u}{(2^6-1)C_u+\left((2^6-1)\right)C_u//C_u)}\·(V_{\mathrm{inp}}-V_{\mathrm{refn}})+V_{\mathrm{cm}}---\left(1\right)$

$V_{\mathrm{outn}}=-\frac{(2^6-1)C_u}{(2^6-1)C_u+\left((2^6-1)\right)C_u//C_u)}\·(V_{\mathrm{inn}}-V_{\mathrm{refp}})+V_{\mathrm{cm}}---\left(2\right)$

其中Cu为单位电容器的电容值，“//”表示一种并联运算，例如

a//b=1/((l/a)+(l/b))                                         （3）

如果令

$\mathrm{\α}=-\frac{(2^6-1)C_u}{(2^6-1)C_u+\left((2^6-1)\right)C_u//C_u)}---\left(4\right)$

因为α大致等于1，因此式（1）和（2）可以表示为（5）和（6）

V_outp＝-(V_inp-V_refn)+V_cm                                    （5）

V_outn=-(V_inn-V_refp)+V_cm                                     （6）

为保证最佳的信号摆幅，Vcm一般都取值为0.5VDD，则当Vinp、Vinn和Vrefp、Vrefn取值范围为[0，VDD]，且限制Vrefp>Vrefn时，可以得到Voutp和Voutn的取值范围为

$V_{\mathrm{outp}}\∈(-\frac{1}{2}{V}_{\mathrm{DD}},+\frac{1}{2}{V}_{\mathrm{DD}}),$ $V_{\mathrm{outn}}\∈(+\frac{1}{2}{V}_{\mathrm{DD}},+\frac{3}{2}{V}_{\mathrm{DD}})---\left(7\right)$

从式（7）不难看出，输出节点Voutp的最小值为-（1/2）*VDD<0，Voutn的最大值为+（3/2）*VDD>VDD，其电压范围均已经超出了0～VDD的范围，这将导致构成开关Sc的MOS晶体管出现不正常的PN结正偏的问题，导致DAC的输出节点电荷泄露，从而出现精度误差。

从式（1）和（2）可以看出，如果将Vrefn、Vrefp和Vinp、Vinn的范围从[0，VDD]限制为[0.25VDD，0.75VDD]，而Vcm为0.5VDD，此时，量化范围从FS=2VDD（Vpp）变为FS=VDD（Vpp），例如VDD＝1.8V时，Vrefp、Vrefn和Vinp、Vinn为[0.45V，1.35V]，此时，Voutp和Voutn被限制在[0，1.8V]，此时，式（5）和（6）的结果将不会超出[0，VDD]的范围。这种以牺牲量化范围为代价的方法的确消除了问题。但是，这样的方案存在的问题在于实际使用中。如果量化范围缩小，如何得到[0.45V，1.35V]范围内的Vrefp和Vrefn将是用户需要面对的问题。这必然会增加电路应用的复杂度，而不能象用户希望的那样，直接将Vrefp和Vrefn接电源电压和地电压来使用。

本发明的实施例提出的电容阵列DAC保持了全差分的结构特征，并且不压缩限制输入信号，也不需要对Sc做出改变。本发明的实施例中压缩电容阵列DAC的输入电压摆幅，使其不超出[0，VDD]的范围。思路为：通过增加正端辅助电容器Cpa和负端辅助电容器Cna，在分母中增加正端辅助电容器Cpa和负端辅助电容器Cna的电容值Ca来改变α的大小，限制输出节点电压摆幅，即式（4）中的系数α可以重新表达为式（8）

$\mathrm{\&alpha;}=-\frac{(2^6-1)C_u}{(2^6-1)C_u+\left((2^6-1)\right)C_u//C_u)+C_a}---\left(8\right)$

此时，如果控制Ca的取值使得α约等于1/2，则式（5）和式（6）可以表示为

$V_{\mathrm{outp}}=-\frac{1}{2}(V_{\mathrm{inp}}-V_{\mathrm{refn}})+V_{\mathrm{cm}}---\left(9\right)$

$V_{\mathrm{outn}}=-\frac{1}{2}(V_{\mathrm{inn}}-V_{\mathrm{refp}})+V_{\mathrm{cm}}---\left(10\right)$

输出节点的电压范围相应可以改写为

$V_{\mathrm{outp}}\&Element;(0,\frac{1}{2}{V}_{\mathrm{DD}}),$ $V_{\mathrm{outn}}\&Element;(+\frac{1}{2}{V}_{\mathrm{DD}},+V_{\mathrm{DD}})---\left(11\right)$

此时，输出节点电压被限制在0~VDD的范围内，不会出现电荷泄露和精度误差，当输入信号在0~VDD的范围内变化时，输出节点无过冲现象。

一般地，当ADC的分辨率为N位时，可以通过下式来确定正端辅助电容器和负端辅助电容器的电容值Ca：

$\frac{(2^{N/2}-1)C_u}{(2^{N/2}-1)C_u+\left((2^{N/2}-1)\right)C_u//C_u)+C_a}\&ap;\frac{1}{2}---\left(12\right)$

此外，由于正端辅助电容器Cpa和负端辅助电容器Cna的加入，Voutp和Voutn的电压摆幅在一定程度上被压缩。这不利于后级比较器的分辨，因为比较器需要达到更小的比较阈值误差才能满足精度需要。因此，增加的开关Spa和Sna可以决定Cpa和Cna是否接入电容阵列DAC。当ADC的量化范围较小，或者判定进行到对低输出位的判定的步骤，电容阵列DAC的输出已经不会出现过冲现象时，可由逻辑控制器405打开开关Spa和Sna，将Cpa和Cna断开，使节点电压摆幅较大，降低对比较器的精度要求。

本发明提出的这种电路结构，不需要Cpa和Cna的精确匹配，因为其电荷不参与重分配过程，不会影响到比较结果，因此不会增加电路的复杂度。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，处理步骤的次序可以变化。

Claims (7)

1.一种逐次逼近型模数转换器，其中的电容阵列数模转换电路包含的电容阵列到比较器的输出端连接有辅助电容器，该辅助电容器的电容值选取为使得当输入电压的摆幅在零伏到电源电压之间时，电容阵列到比较器的输出端的摆幅在零伏到电源电压之间。

2.根据权利要求1所述的逐次逼近型模数转换器，其中的电容阵列数模转换电路包含分别连接比较器的差分正输入端和差分负输入端的差分正端电容阵列和差分负端电容阵列，其中差分正端电容阵列和差分负端电容阵列的输出端分别连接正端辅助电容器和负端辅助电容器。

3.根据权利要求2所述的逐次逼近型模数转换器，其中的差分正端电容阵列和差分负端电容阵列分别由N位分辨率DAC电容阵列构成，其中N为正偶数。

4.根据权利要求3所述的逐次逼近型模数转换器，其中

差分正端电容阵列包括，第一正端电容阵列和第二正端电容阵列，其中，

第一正端电容阵列，实现在比较器正输入端的数字输出的低N/2位，其中每位的电容器的下极板耦合在一起，上极板通过相应的选择性连接部件接收正参考电压或负参考电压；

第二正端电容阵列，实现在比较器正输入端的数字输出的高N/2位，其中每位的电容器的下极板耦合在一起，上极板通过相应的选择性连接部件接收正端输入电压、正参考电压或负参考电压；

第一正端电容阵列中的电容器的耦合在一起的下极板通过正端耦合电容器耦合到第二正端电容阵列中的电容器的耦合在一起的下极板，第二正端电容阵列中的电容器的耦合在一起的下极板耦合到比较器的差分正输入端并通过正端开关耦合到共模电压；

差分负端电容阵列包括，第一负端电容阵列和第二负端电容阵列，其中，

第一负端电容阵列，实现在比较器负输入端的数字输出的低N/2位，其中每位的电容器的下极板耦合在一起，上极板通过相应的选择性连接部件接收正参考电压或负参考电压；

第二负端电容阵列，实现在比较器负输入端的数字输出的高N/2位，其中每位的电容器的下极板耦合在一起，上极板通过相应的选择性连接部件接收正端输入电压、正参考电压或负参考电压；

第一负端电容阵列中的电容器的耦合在一起的下极板通过负端耦合电容器耦合到第二负端电容阵列中的电容器的耦合在一起的下极板，第二负端电容阵列中的电容器的耦合在一起的下极板耦合到比较器的差分负输入端并通过负端开关耦合到共模电压。

5.根据权利要求4所述的逐次逼近型模数转换器，其中，第一正端电容阵列与第二正端电容阵列，以及第一负端电容阵列与第二负端电容阵列中每位的电容器由按照二进制权重排布的电容器构成，每一位的电容器的单位电容器数量为2^m-1，其中m为正整数且m≤N/2。

6.根据权利要求5所述的逐次逼近型模数转换器，其中，按照以下公式确定正端辅助电容器和负端辅助电容器的电容值Ca：

$\frac{(2^{N/2}-1)C_u}{(2^{N/2}-1)C_u+\left((2^{N/2}-1)\right)C_u//C_u)+C_a}\&ap;\frac{1}{2}$

其中Cu为单位电容器的电容值。

7.根据权利要求2所述的逐次逼近型模数转换器，其中的差分正端电容阵列和差分负端电容阵列的输出端分别通过可控的第二正端开关和第二负端开关连接正端辅助电容器和负端辅助电容器。

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