CN102792597A - 纠错码解码装置、纠错码解码方法以及纠错码解码程序 - Google Patents

Abstract

提供了一种纠错码解码设备，能够针对各种交织器尺寸高效地执行解码处理，同时避免设备尺寸增加。该纠错码解码设备包括：同时解码选择单元，被配置为根据交织器的尺寸选择第一和第二基本码是否要进行同时解码；接收信息存储单元，被配置为在根据来自同时解码选择装置的选择结果的位置存储接收信息；外部信息存储单元，被配置为在根据来自同时解码选择装置的选择结果的位置存储与第一和第二基本码中每个基本码相对应的外部信息；以及软输入软输出解码单元，包括多个软输入软输出解码器，所述多个软输入软输出解码器并行地对第一和第二基本码的每个划分块执行软输入软输出解码，所述软输入软输出解码装置被配置为当同时解码选择装置未选择同时解码时，重复对第一基本码和第二基本码的解码，并且被配置为当同时解码选择装置选择同时解码时，重复对第一和第二基本码的同时解码。

Description

纠错码解码装置、纠错码解码方法以及纠错码解码程序

技术领域

本发明涉及纠错码解码装置或设备，具体涉及用于对由turbo码表现的并行级联码进行解码的纠错码解码设备、纠错码解码方法和纠错码解码程序。

背景技术

纠错编码技术是用于通过数据编码和解码操作保护数据免受差错(如，在数据传输期间发生在通信路径上的比特反转)的技术。这样的纠错编码技术广泛用于各种领域，如，无线通信和数字存储介质。编码是将用于传输的信息转换为附加了冗余比特的码字的处理。解码是利用冗余并根据含错码字(接收字)推断原始码字(信息)的处理。

Berrou等提出的turbo码因其强大的纠错能力，越来越多地被实际运用于移动应用。非专利文献1中对turbo码进行了讨论。

图1示出了turbo编码器100和turbo码解码器110的配置。

图1(a)中示出的turbo编码器100包括经由交织器103并行级联的两个***反馈卷积编码器101和102。该卷积码被称为turbo码的基本码，对于基本码，通常使用存储器数目不大于4的代码。图1示出了存储器数目为2的示例。以下，将编码器101称为“基本码1”，将编码器102称为“基本码2”，将每个编码器产生的校验序列分别称为“校验1”和“校验2”。交织器103执行比特重排处理。交织器103的尺寸和设计极大地影响编码性能。

将描述图1(b)中所示的turbo码解码器110的配置。软输入软输出(以下可称为“SISO”)解码器111执行与每个基本码相对应的解码处理。存储器112、113和114分别保持与信息序列、校验1和校验2相对应的接收值。存储器115保持对基本码进行SISO解码获得的软输出值(外部信息)。去交织器116执行将交织器103进行的重排恢复排列的处理。turbo码解码方法的特征在于：重复地将对基本码进行SISO解码获得的软输出值(外部信息)用作另一基本码的软输入值(先验信息)。以下，基于turbo码的基本码是二元卷积码这一假设进行描述。

最优软输出解码涉及：通过在码字的约束条件下基于接收序列计算每个信息比特的后验概率，来确定“0”或“1”。出于该目的，对以下式(1)进行计算就足够了。

L(t)＝log(P(u(t)＝0|Y)/P(u(t)＝1|Y))(1)

其中，u(t)是时间点t的信息比特，Y是码字的接收值序列，P(u(t)＝b|Y)(b＝0，1)是u(t)＝b在接收序列Y的条件下成立的条件概率。就计算量而言，极难由传统纠错码确定L(t)。然而，对于存储器数目较小的卷积码(如，turbo码的基本码)，可以用状态数目较少的码格来表示整个码字，利用所述码格能够实现高效的SISO解码。该算法可称为BCJR算法或MAP算法，非专利文献2中对该算法进行了描述。

MAP算法可以应用于turbo码中使用的SISO解码。在重复turbo码解码期间交换的软输出值不是式(1)的值L(t)本身，而是被称为外部信息的值Le(t)，该外部信息根据L(t)计算得到并由以下式(2)表示。

Le(t)＝L(t)-C·x(t)-La(t)(2)

其中，x(t)是信息比特u(t)的接收值，La(t)是通过对另一基本码进行软输出解码获得的外部信息，用作u(t)的先验信息，C是通过通信路径的SN比(信噪比)确定的系数。

将详细讨论MAP算法。在卷积码中，输入信息的码字随编码器中的存储器值而改变。编码器中的存储器值被称为编码器的“状态”。卷积码的编码涉及：产生输出，同时状态随信息序列改变。码格是状态转移的组合在图中的表示。在码格中，编码器在每个时间点的状态被表示为节点，向存在来自每个节点的转移的状态的节点对分配边。向边分配在转移中输出的码字的标记。边的联接被称为路径，并且路径的标记与卷积码的码字序列相对应。

图2(a)示出了图1所示的基本码的卷积编码器(存储器的数目为2)的配置。图2(b)示出了与图2(a)的编码器相对应的码格。在初始状态下，存储器均为0。编码器的状态与存储器的值相对应。在图2的卷积码中，当初始信息比特为0时，输出码字“00”，使得时间点1的状态为“00”。当信息比特为1时，输出码字“11”，并且时间点1的状态为“10”。在时间点2，输出与信息比特0或1相对应的码字，并且对于时间点1的每个状态“00”和“11”，发生到时间点2的状态转移。编码器的状态可由与存储器的数目相对应的比特数的整数来表示，如，0表示“00”，3表示“11”。

与利用码格的公知解码算法Viterbi算法类似，MAP算法基于依次计算码格路径和接收值序列之间的相关性(路径度量)的处理。MAP算法大致可由以下三种处理组成。

(a)前向处理：计算从码格的起点到达每个节点的路径度量。

(b)后向处理：计算从码格的终点到达每个节点的路径度量。

(c)软输出产生处理：使用(a)和(b)的结果，计算每个时间点信息符号的软输出(后验概率比)。

前向处理中的路径度量相对地指示：在接收序列和先验信息的条件下，从码格的起点到达每个节点的概率(或其对数值)。后向处理中的路径度量相对地指示：从码格的终点到达每个节点的概率(或其对数值)。假设S表示卷积码的状态集合，α(t，s)和β(t，s)分别表示时间点t状态s(∈S)下节点通过前向处理和后向处理计算的路径度量。此外，假设γ(t，s，s′)表示分支度量，所述分支度量是通过时间点t从状态s到状态s′的转移期间的信息比特和码字、以及接收值和先验信息(或者，在turbo码的情况下，另一基本码的软输出)确定的似然度。在加性白高斯通信路径中，通过使用从状态s到状态s′的转移所输出的码字的调制值和接收值之间的欧几里得距离、以及信息比特的先验信息，能够容易地计算γ(t，s，s′)。在该情况下，通过使用之前或之后一个时间点的值，按以下方式执行前向处理和后向处理(在对数域中表示路径度量和软输出)：

(a)前向处理：

α(t，s)＝log(∑_{s′∈S：τ(s′，b)＝s，b＝0，1}exp(α(t-1，s′)+γ(t-1，s′，s)))(3)

(b)后向处理：

β(t，s)＝log(∑_{s′∈S：τ(s，b)＝s′，b＝0，1}exp(β(t+1，s′)+γ(t，s，s′)))(4)

(c)软输出产生处理：

L(t)＝log(∑_{s，s′∈S：τ(s，0)＝s′}exp(α(t，s)+γ(t，s，s′)+β(t+1，s′)))-log(∑_{s，s′∈S：τ(s，1)＝s′}exp(α(t，s)+γ(t，s，s′)+β(t+1，s′)))(5)

其中，τ(s′，b)＝s表示以信息比特b从状态s′到状态s的转移，∑_{s′∈S：τ(s′，b)＝s，b＝0，1}表示对在下一时间点变为状态s′的所有状态s求和。∑_{s，s′∈S：τ(s，b)＝s′}表示对信息比特在从状态s到状态s′的状态转移期间变为b的状态对{s，s′}求和。

通过以式(3)、(4)和(5)的处理中的最大值改变上述和来执行Max-Log-MAP算法。由于消除了转换至exp和log的需要，能够以与Viterbi算法中的ACS(相加-比较-选择)处理相同的处理来实现该算法，从而实现显著的简化。

为了根据式(5)产生软输出，前向处理的α和后向处理的β必须在每个时间点t彼此对齐，并且还必须确定关于在每个时间点应以何种顺序执行α和β的产生的调度方式。在一种简单的方法中，如图3(a)所述，可以确定调度，从而通过自码格的终点执行后向处理，然后自码格的起点执行前向处理和软输出产生处理，在每个时间点产生β。在该调度中，引起与格长度(即，信息长度)相对应的延迟，这对速度的提高施加了限制。此外，必须针对信息长度保持β，并且需要使用大量的存储。

因此，可以对调度方式进行设计，从而通过利用能够在某种程度上以局部方式对码格执行卷积码的MAP算法这一属性，如图3(b)所示将码格划分为窗(在时间点的尺寸为W)，并且逐窗地执行前向处理、后向处理和软输出产生处理。在图3(b)中，数字301指出了后向处理的训练处理的定时，根据式(4)来更新时间点W的β。对于初始值，可以针对所有状态设置相同的β值，或者在turbo码解码的情况下，可以使用迭代解码中的先前处理计算的值。数字302指示前向处理的定时，其中，保持根据式(3)的路径度量α，直到该时间点的软输出产生处理完成为止。数字303指示：通过将在301中计算的窗边界处的路径度量用作初始值来执行后向处理并通过利用302的α同时产生软输出的定时。在图3中，可以采用调度方式，使得交换前向处理和后向处理。

由于使用窗的SISO解码能够进行局部化处理，自然可以想到通过提供多个局部化SISO解码器并使它们并行执行，来尝试提高速度。图4示意性地示出了解码处理的示例，其中，码格被划分为4块，并且使用4个SISO解码器(SISO0-SISO3)。可以预先计算与码格终止处理相对应的后向处理，从而可以通过即使正在执行码格终止也排除终止部分来考虑所述划分。此时，码格的时间点数目与信息长度(＝交织器长度)K相符。当码格被划分为M个部分并且将M个SISO解码器用于解码处理时，每个解码器的处理的时间点数目(＝块尺寸)是B＝K/M个时间点。在图3的窗处理中，在后向处理训练中引起2W个时间点的延迟。然而，如果与窗相比块足够大，在使用M个SISO解码器的解码处理中可以获得接近M倍的速度提高。

当考虑通过多个SISO解码器的并行化时，期望实现还划分了信息接收值存储器、外部信息存储器和校验接收值存储器的配置，并且期望避免多个SISO解码器同时存取相同的存储器。当如图5所示出现因多个SISO解码器导致的存储器存取争用(存储器争用)时，必须执行通过将存储器细分或增加端口数目来避免争用以保持高速的处理，或者通过提供缓冲器来执行允许延迟的处理。前者可能导致设备尺寸的显著增加，后者可能导致解码器吞吐量的显著降低。关于校验接收值，可以通过保持以块的数目划分的校验接收值使得对应于以基本码1和基本码2划分的块，来避免存储器存取争用并以相同地址进行存取。因此，可以用单个存储器来实现校验接收值存储器。然而，关于信息接收值和外部信息，将在对基本码1和基本码2进行解码时存取相同的存储器。即，即使当存储器准备用于与基本码1相对应的块，对基本码2进行解码期间的存取也将使用交织的地址。因此，简单的随机交织器将通常产生存储器存取争用。类似地，当针对涉及MAP算法的一次循环中对码格的n个时间点进行处理的并行化而考虑基数-2^n算法时，即使用于外部信息等的存储器被划分为n部分时，也可能出现存储器存取争用。

为了解决该问题，已知一种将交织器设计为使得能够避免存储器存取争用的方法。假设使用M个SISO解码器来执行基数-2^n的MAP算法。3GPP LTE(第三代合作伙伴计划长期演进)所采用的交织器保证：当交织器尺寸K是M·n的倍数时，在M个基数-2^n的SISO解码器进行并行解码时没有存储器存取争用。这是由于：当交织器尺寸K是M·n的倍数时，交织器在与M·n个块相对应的存储器中保持所划分的信息接收值和外部信息。例如，在非专利文献3中讨论了3GPP LTE的交织器。

对于信息长度通常较小的移动应用，可以采用一种***，通过使turbo码的交织器尺寸K能够细调来提高通信效率。对于非专利文献3中的3GPP LTE的turbo码，针对K＝40到6144中的188设置交织器。K越小，交织器设置的步长就越精细。例如，针对以下尺寸设置交织器：对应于K＝40至512的8个步长、对应于K＝512至1024的16个步长、对应于K＝1024至2048的32个步长、以及对应于K＝2048或更高的64个步长。在该情况下，为了处理所有交织器尺寸，并行度的限制是M·n＝8。

作为turbo码解码的并行化技术，已知一种对两个基本码同时进行解码的方法。在专利文献1中对该技术进行了讨论。

图6示出了专利文献1中描述的解码设备的配置。在图6中，基本码1和基本码2的码格分别被划分为4块，对于划分的块，SISO解码器(SISO0-SISO7)同时执行解码处理。与交织器相对应，置换处理单元601和置换处理单元602分别执行置换处理及其逆变换处理，所述置换处理用于实现外部信息在存储器和SISO解码器之间的分配。在对基本码2进行解码时，置换处理单元601对信息接收值(未示出)执行相同的置换处理，并向SISO解码器分配输入。专利文献1中描述的解码设备的特征在于：通过将另一基本码产生的外部信息立即用作先验信息，来执行SISO解码。因此，当块长度B＝K/M比W大时，还可以提高迭代解码的收敛速度。然而，在该并行化技术中，如图6所示，需要根据基本码在不同的存储器中存储外部信息、信息接收值等，从而存储器尺寸变为图1所示***中的两倍。

参考文献列表

非专利文献

1.C.Berrou et al.，″Near Shannon limit error-correcting coding anddecoding：Turbo codes″，Proc.IEEE International Conference ofCommunicationss(ICC)，pp.1064-1070，1993。

2.L.R.Bhal et al.，″Optimal decoding of linear codes forminimizing symbol error rate″，IEEE Transaction on Information Theory，pp.284-287，1974。

3.3rd Generation Partnership Project：Technical Specification GroupRadio Access Network；Evolved Universal Terrestrial Radio Access(E-UTRA)，Multiplexing and channel coding(Release 8)，2009。

专利文献

1.JPA2007-006541

发明内容

技术问题

然而，在非专利文献3中描述的3GPP LTE解码设备中，并行度有限，从而无法高效地针对移动应用中使用的turbo码的各种交织器尺寸执行解码处理。

此外，在专利文献1中描述的解码设备中，高效的解码处理要求存储器尺寸的增加，导致设备尺寸增加。

为了解决上述问题，已经作出了本发明，并且本发明的目的是：提供一种纠错码解码设备，能够针对各种交织器尺寸高效地执行解码处理，同时避免了设备尺寸的增加。

解决技术问题的技术方案

根据本发明，提供了一种纠错码解码设备，用于重复地对包括第一基本码、第二基本码以及信息在内的编码信息的接收信息进行解码，所述第一基本码是信息的卷积码，所述第二基本码是由交织器置换的所述信息的卷积码，所述纠错码解码设备包括：

同时解码选择装置，被配置为根据交织器的尺寸选择第一和第二基本码是否要进行同时解码；

接收信息存储装置，被配置为在根据来自同时解码选择装置的选择结果的位置存储接收信息；

外部信息存储装置，被配置为在根据来自同时解码选择装置的选择结果的位置存储与第一和第二基本码中每个基本码相对应的外部信息；以及

软输入软输出解码装置，包括多个软输入软输出解码器，所述多个软输入软输出解码器被配置为基于接收信息和外部信息并行地对第一和第二基本码的每个划分块执行软输入软输出解码，并且每一个软输入软输出解码器被配置为输出外部信息，所述软输入软输出解码装置被配置为当同时解码选择装置未选择同时解码时，重复对第一基本码和第二基本码的依次解码，并且被配置为当同时解码选择装置选择同时解码时，重复对第一和第二基本码的同时解码。

根据本发明，提供了一种纠错码解码方法，包括：通过使用纠错码解码设备，

根据交织器的尺寸选择第一和第二基本码是否要进行同时解码；

在根据同时解码的选择结果的位置，在接收信息存储装置中存储接收信息；

在根据同时解码的选择结果的位置，在外部信息存储装置中存储与第一和第二基本码中每个基本码相对应的外部信息；以及

通过使用多个软输入软输出解码器，在未选择同时解码时，重复对第一基本码和第二基本码的依次解码，或者在选择同时解码时，重复对第一和第二基本码的同时解码，所述多个软输入软输出解码器被配置为基于接收信息和外部信息并行地对第一和第二基本码的每个划分块执行软输入软输出解码，并且每一个软输入软输出解码器被配置为输出外部信息，

所述纠错码解码设备用于重复地对包括第一基本码、第二基本码以及信息在内的编码信息的接收信息进行解码，所述第一基本码是信息的卷积码，所述第二基本码是由交织器置换的所述信息的卷积码。

根据本发明的纠错码解码程序被配置为使纠错码解码设备执行：同时解码选择步骤，根据交织器的尺寸选择第一和第二基本码是否要进行同时解码；接收信息存储步骤，在根据同时解码的选择结果的位置，在接收信息存储装置中存储接收信息；外部信息存储步骤，在根据同时解码的选择结果的位置，在外部信息存储装置中存储与第一和第二基本码中每个基本码相对应的外部信息；以及软输入软输出解码步骤，使用多个软输入软输出解码器，在未选择同时解码时，重复对第一基本码和第二基本码的依次解码，或者在选择同时解码时，重复对第一和第二基本码的同时解码，所述多个软输入软输出解码器被配置为基于接收信息和外部信息并行地对第一和第二基本码的每个划分块执行软输入软输出解码，并且每一个软输入软输出解码器被配置为输出外部信息，所述纠错码解码设备用于重复地对包括第一基本码、第二基本码以及信息在内的编码信息的接收信息进行解码，所述第一基本码是信息的卷积码，所述第二基本码是由交织器置换的所述信息的卷积码。

本发明的有益效果

本发明能够提供一种纠错码解码设备，该纠错码解码设备能够针对各种交织器尺寸高效地执行解码处理，同时避免设备尺寸的增加。

附图说明

图1(a)中的配置图示出了根据现有技术的turbo编码器，图1(b)中的配置图示出了根据现有技术的turbo码解码器。

图2(a)中的配置图示出了根据现有技术的turbo码解码器中的卷积编码器，图2(b)中的概念图示出了指示卷积编码器的状态转移的码格。

图3(a)中的图示出了根据现有技术的turbo码解码器的MAP算法中的前向处理、后向处理和软输出产生处理序列，图3(b)中的图示出了根据MAP算法的使用窗的前向处理、后向处理和软输出产生处理序列。

图4是示意性地示出了根据现有技术的turbo码解码设备中的并行化的图，其中，在码格的每个划分块中执行同时的SISO解码。

图5是示意性地示出了在根据现有技术的turbo码解码设备中的并行化SISO解码期间出现存储器存取争用的情形的图。

图6是示出了根据另一现有技术的turbo码解码设备的配置图。

图7是示出了根据本发明第一实施例的纠错码解码设备的配置图。

图8是示出了根据本发明第一实施例的纠错码解码设备的操作的流程图。

图9是示出了根据本发明第二实施例的turbo码解码设备的配置图。

图10是示出了根据本发明第二实施例的存储器配置的示意图。

图11是示出了根据本发明第二实施例的置换单元的配置的框图。

图12是示出了根据本发明第二实施例的硬判决单元的布置的框图。

图13是示出了根据本发明第二实施例的硬判决单元的配置的框图。

图14是示出了用于对3GPP LTE turbo码(交织器长度504)解码的、根据本发明第二实施例的turbo码解码设备的特性的图表。

具体实施方式

以下，将参照附图来描述本发明的第一实施例。

图7示出了根据本发明第一实施例的纠错码解码设备1的配置。在图7中，纠错码解码设备1包括同时解码选择单元2、接收信息存储单元3、外部信息存储单元4和软输入软输出解码单元5，作为功能块。

同时解码选择单元2包括用于实现将于稍后描述的同时解码选择功能的电路。接收信息存储单元3和外部信息存储单元4包括诸如RAM(随机存取存储器)等存储设备以及用于控制存储设备中的数据的读写的控制电路。软输入软输出解码单元5包括M(M是1或更大的整数)个SISO解码器。

同时解码选择单元2在通信会话开始时确定发送侧和接收侧的交织器尺寸K。同时解码选择单元2还根据所确定的交织器尺寸K(K是1或更大的整数)来输出选择结果(确定信息)，该选择结果(确定信息)用于选择或确定将于稍后描述的基本码1和基本码2是否要进行同时解码。

接收信息存储单元3经由通信路径从未示出的纠错编码器接收基本码1、基本码2和编码信息，所述基本码1是信息的卷积码，所述基本码2是经交织器置换的信息的卷积码，所述编码信息包括所述信息。接收信息存储单元3存储接收到的接收信息。

接收信息包括：与信息相对应的信息接收值、与基本码1的校验相对应的校验1接收值、以及与基本码2的校验相对应的校验2接收值。

接收信息存储单元3还在根据来自同时解码选择单元2的选择结果的位置存储接收信息。

外部信息存储单元4在根据来自同时解码选择单元2的选择结果的位置存储软输入软输出解码单元5的SISO解码器的外部信息软输出。

例如，软输入软输出解码单元5包括执行基数-2^n的MAP算法的M个SISO解码器，所述基数-2^n的MAP算法支持使用窗的局部化处理。在该情况下，M个SISO解码器构成根据本发明的L(＝M·n)个SISO解码器的实施例。

当同时解码选择单元2未选择同时解码时，软输入软输出解码单元5重复对基本码1和基本码2的依次解码。具体地，软输入软输出解码单元5通过使用多个SISO解码器，依次重复以下处理：并行执行对基本码1的码格的每个划分块的解码，以及并行执行对基本码2的码格的每个划分块的解码。

当同时解码选择单元2选择同时解码时，软输入软输出解码单元5重复对基本码1和基本码2的同时解码。具体地，软输入软输出解码单元5重复同时且并行地对基本码1的码格的每个划分块进行解码以及对基本码2的码格的每个划分块进行解码。

以下，将软输入软输出解码单元5重复对基本码1和基本码2依次解码的处理称为“常规并行化”。将软输入软输出解码单元5同时执行对基本码1的解码和对基本码2的解码的处理称为“基本码的同时解码”。

接着，将参照图8描述根据本发明第一实施例的纠错码解码设备1的操作。

在图8中，纠错码解码设备1预先存储Ks，作为允许对基本码1和基本码2同时解码的交织器尺寸的最大值。

在图8中，纠错码解码设备1已在通信会话开始时确定了发送侧和接收侧间的交织器尺寸K，并且当在会话中发送多个帧时使用相同的交织器尺寸K。

在图8中，纠错码解码设备1首先确定M的最小约数q，使得当前会话的交织器尺寸K变为(M/q)×n的倍数(步骤S1)。

接着，同时解码选择单元2根据交织器尺寸K输出选择结果，该选择结果选择是否要执行对两个基本码的同时解码(步骤S2)。

例如，同时解码选择单元2可以根据q＝1或K＞Ks是否有效来选择是否要执行对基本码1和基本码2的同时解码。

在步骤S2中，当q＝1或K＞Ks并且选择常规并行化时，接收信息存储单元3基于选择结果，将信息接收值和校验接收值读入与常规并行化相对应的地址(步骤S3)。

接着，软输入软输出解码单元5使用M/q个SISO解码器执行对基本码1的解码(步骤S4)，并随后使用M/q个SISO解码器对基本码2进行解码(步骤S5)。

软输入软输出解码单元5重复步骤S4至S5，直到确定完成了重复解码为止(步骤S6中的“是”)。

当完成了针对当前会话中所有帧的解码处理时，纠错码解码设备1完成了针对会话的解码处理(步骤S7中的“是”)。

另一方面，当在步骤S2中选择对两个基本码同时解码时，接收信息存储单元3基于选择结果，将信息接收值和校验接收值读入与基本码的同时解码相对应的地址(步骤S8)。

接着，软输入软输出解码单元5同时地使用M/q个SISO解码器执行对基本码1的解码并使用其他M/q个SISO解码器执行对基本码2的解码(步骤S9和S10)。

软输入软输出解码单元5重复步骤S9和S10的同时执行，直到确定重复解码完成为止(步骤S11中的“是”)。

当完成了针对当前会话中所有帧的解码处理时，纠错码解码设备1完成针对会话的解码处理(步骤S12中的“是”)。

这样，纠错码解码设备1完成其操作。

在步骤S1和S2中，同时解码选择单元2可以预先针对所有交织器尺寸K执行步骤S1和S2的处理并将结果存储在存储设备(未示出)中，并于稍后在执行期间查阅所存储的结果。优选地，同时解码选择单元2可以简单地基于确定K＞Ks是否成立而做出关于是否要执行同时解码的选择。在该情况下，当K较小时，块尺寸B必然较小，导致针对窗尺寸W的后向处理训练的较大开销。因此，可以预期：执行对两个基本码的同时解码同时降低每个基本码的并行度能够有助于更快的速度。

在步骤S5和S11中，软输入软输出解码单元5可以通过使用预先附加至信息部分的CRC来做出完成确定。

接着，将描述本发明第一实施例的效果。

根据本发明的第一实施例的纠错码解码设备能够针对各种交织器尺寸高效地执行解码处理，同时抑制了设备尺寸的增加。

这是由于纠错码解码设备选择性地组合采用常规并行化和同时执行对两个基本码解码的并行化，在常规并行化中，针对每个基本码并行地执行对各个块的解码，并且依次重复对基本码1的解码和对基本码2的解码。

此外，根据本发明的第一实施例的纠错码解码设备在接收信息存储单元和外部信息存储单元中根据选择结果的位置处存储接收信息和外部信息，所述选择结果关于是否要执行同时解码。因此，可以抑制接收信息存储单元和外部信息存储器容量的增加。

接着，将参照附图描述本发明的第二实施例。根据本发明的第二实施例，将描述把根据本发明的纠错码解码设备应用于对turbo码进行解码的turbo码解码设备的示例。

图9示出了根据本发明第二实施例的turbo码解码设备20的配置。在图9中，用相似的附图标记表示与根据本发明第一实施例的纠错码解码设备1的部分类似的部分，并将省去其详细描述。

在图9中，turbo码解码设备20包括：同时解码选择单元1100、地址产生单元800、信息接收值存储器801、校验接收值存储器802、外部信息存储器803、软输入软输出解码单元5、置换单元900和硬判决单元1001。

地址产生装置800、信息接收值存储器801和校验接收值存储器802构成根据本发明的接收信息存储装置的实施例。地址产生装置和外部信息存储器803构成根据本发明的外部信息存储装置的实施例。

图10示出了地址产生装置800、信息接收值存储器801、校验接收值存储器802和外部信息存储器803，其中满足M＝8和n＝2。

地址产生单元800根据来自同时解码选择单元1100的选择结果，产生用于读/写信息接收值存储器801、校验接收值存储器802和外部信息存储器803的地址。稍后将描述产生地址的方法。

信息接收值存储器801包括(M·n)个存储器U_0、U_1、……、U_{M·n-1}。信息接收值存储器801在(M′·n)个存储器中保持以M′＝M/q划分为相等块的K个信息接收值，所述相等块被进一步以地址的mod n划分。即，当以U_0、U_1、……、U_{M′·n-1}表示信息接收值存储器，并以x(j)(j＝0、……、K-1)表示信息接收值时，在存储器U_{n·j+1)(0≤i＜n)中存储B/n个接收值x(j·B+i)、x(j·B+i+n)、x(j·B+i+2n)、……、x(j·B+i+B-n)。当执行对基本码的同时解码时，q＞1并且在存储器U_{2·(n·j+i)}中存储与存储器U_{n·j+i}中相同的数据。存储器U_0、U_1、……、U_{M′·n-1}用于基本码1的解码。存储器U_{M′·n}、U_{M′·n+1}、……、U_{2·M′·n-1}用于基本码2的解码。

校验接收值存储器802包括(M·n)个存储器。在常规并行化的情况下，在M′个存储器中保持被划分为M′＝M/q个相等部分的校验1和校验2的接收值。当以y1(j)和y2(j)(j＝0、1、……、K-1)表示校验1和校验2的接收值时，存储器P_{n·j+i}(0≤i＜n)存储2·B/n个接收值y1(j·B+1)、y1(j·B+i+n)、……、y1(j·B+i+B-n)、y2(j·B+i)、y2(j·B+i+n)、……、和y2(j·B+i+B-n)。在对基本码同时解码的情况下，校验1和校验2的每一组K个接收值被划分为M′＝M/q个相等的部分(q＞1)，并且存储器P_0、P_1、……和P_{M′·n-1}保持校验1的接收值，而存储器P_{M′·n}、(P_{M′·n+1}、……、和P_{2·M′·n-1}保持校验2的接收值。

外部信息存储器803包括(M·n)个存储器。在常规并行化的情况下，外部信息存储器803以与信息接收值相同的方式，在M′个存储器中保持被划分为M′＝M/q个相等部分的K条外部信息。此处的外部信息是指软输入软输出解码单元5的SISO解码器的信息软输出，如将于稍后描述的，其将被置换单元900进一步置换为先验信息。具体地，在对基本码同时解码的情况下，外部信息存储器803将K条外部信息划分为M′个相等的部分，并在存储器E_{M′·n}、E_{M′·n+1)、……、E_{2·M′·n-1)中存储外部信息e1(j)(基本码1的SISO解码输出)，使得其变为基本码2的SISO解码的先验信息。外部信息存储器803在存储器E_0、E_1、……、E_{M′·n-1}中存储外部信息e2(j)(基本码2的SISO解码输出)，使得其变为基本码1的SISO解码的先验信息。

将信息接收值存储器301和外部信息存储器803的总存储器尺寸设置为等于或大于允许同时解码的交织器尺寸的最大值Ks的两倍，并等于或大于交织器尺寸的最大值。

图11示出了置换单元900的配置。

在图11中，置换单元900包括置换处理单元901和逆变换处理单元905。

当不存在存储器存取冲突时，可以通过提供地址和数据对应关系的置换处理来实现交织处理，所述地址由图8中的地址产生装置800产生，所述数据从信息接收值存储器801和校验接收值存储器802同时读取至多个SISO解码器。在基数-2^n的SISO解码的情况下，置换处理单元901和逆变换处理单元905分别由n个部分提供。

置换处理单元901和逆变换处理单元905被配置为：在常规并行化和基本码的同时解码的情况下，根据每一个q来执行尺寸M/q的置换处理。

在图11中，置换处理单元901和逆变换处理单元905被配置为：根据q＝1和q＝2来执行置换处理，其中，M＝8。

置换处理单元901包括：置换处理单元902，用于执行常规并行化；置换处理单元903，用于执行对基本码的同时解码；以及选择器904，用于选择置换处理单元902或置换处理单元903。

置换处理单元902针对来自外部信息存储器803的M条数据(外部信息)执行置换处理(″∏1″)。

置换处理单元903对与基本码1相对应的M′条数据执行相同的变换，并且针对与基本码2相对应的M′条数据执行置换处理(″∏2″)。

逆变换处理单元905包括：逆变换处理单元906，用于执行常规并行化；逆变换处理单元907，用于执行对基本码的同时解码；交换处理单元908；以及选择器909，用于选择逆变换处理单元906或逆变换处理单元907。

逆变换处理单元905在对软输入软输出解码单元5的SISO解码器产生的外部信息执行逆变换后，更新外部信息存储器803。

逆变换处理单元906和逆变换处理单元907分别针对置换处理单元902的∏1和置换处理单元903的∏2，执行逆变换处理Inv_∏1和Inv_∏2。

交换处理单元908针对逆变换处理单元907所产生的基本码1的外部信息和基本码2的外部信息，执行交换处理。这样，外部信息被写入外部信息存储器803，使得对基本码1的解码所产生的外部信息被读取作为用于基本码2的解码的先验信息，而对基本码2的解码所产生的外部信息被读取作为用于基本码1的解码的先验信息。

返回图9，将描述地址产生单元800。此处，块中的SISO解码处理调度采用如图3(b)所示的处理序列，其中，最初使用尺寸为W的窗逐窗执行后向处理。还据此执行置换处理单元901从每个存储器读取数据。假设M′＝M/q且B＝K/M′。

在该情况下，在常规并行化的情况下对基本码1进行解码时，地址产生单元800针对所有存储器逐窗地产生地址W-1、W-2、…、1、0、2·W-1、2·W-2、……、W、3·W-1、3·W-2等。

为了在常规并行化的情况下在对基本码2进行解码时从信息接收值存储器801和外部信息存储器803读取数据，地址产生单元800如下产生每个存储器的地址：

∏1-1(π(W-1)mod B、π(B+W-1)mod B、…、π((M′-1)B+W-1)mod B)，

∏1-1(π(W-2)mod B、π(B+W-2)mod B、…、π((M′-1)B+W-2)mod B)，

…

∏1-1(π(1)mod B、π(B+1)mod B、…、π((M′-1)B+1)mod B)，

∏1-1(π(0)mod B、π(B)mod B、…、π((M′-1)B)mod B)，

∏1-1(π(2W-1)mod B、π(B+2W-1)mod B、…、π((M′-1)B+2W-1)mod B)，

∏1-1(π(2W-2)mod B、π(B+2W-2)mod B、…、π((M′-1)B+2W-2)mod B)，

…

关于turbo码的交织处理，当信息序列u(0)、u(1)、u(2)、…、和u(K-1)被重排为序列u(π(0))、u(π(1))、…、和u(π(K-1))时，∏1-1指示逆变换处理单元905的逆变换处理，所述逆变换处理提供每个存储器与多个SISO解码器间的对应关系。“a mod B”是a除以B的余数，取0和B-1之间的值。在LTE(长期演进)交织器中，π(z)mod B＝π(B+z)mod B＝…＝π(M′-1)B+z)mod B是有效的，从而在基本码2的情况下也可以将相同地址用于所有存储器。

地址产生单元800如下产生用于读取常规并行化中的校验2的地址：

B/n+W-1、B/n+W-2、…、B/n+1、B/n、B/n+2·W-1、B/n+2·W-2、…，B/n+W、B/n+3·W-1、B/n+3·W-2、…

在对基本码同时解码的情况下，地址产生单元800关于与基本码1的SISO解码的输入相对应的存储器U_0、U_1、……、U_{M′·n-1}以及E_0、E_1、……、E_{M′·n-1}，类似于基本码1的解码的情况产生地址，并且关于与基本码2的SISO解码的输入相对应的存储器U_{M′·n}、U_{M′·n+1}、…、U_{2·M′·n-1}以及E_{M′·n}、E_{M′·n+1}、…、E_{2·M′·n-1}，类似于基本码2的解码的情况产生地址。

关于基本码同时解码中的校验，地址产生单元800一般地从P_0、……、到P_{2·M′-1}，类似于常规并行化中基本码1的情况产生地址。

硬判决单元1001被部署为如图12所示，并使用从信息接收值存储器801读取的信息接收值、从外部信息存储器803读取的作为先验信息的外部信息、以及由软输入软输出解码单元5产生的外部信息，来执行硬判决。

图13示出了硬判决单元1001的配置。硬判决单元1001包括临时存储器1002、地址控制单元1003、硬判决存储器1004和硬判决电路1005。

临时存储器1002是用于在产生外部信息前临时保持信息接收值和先验信息的存储器。

地址控制单元1003产生用于读/写临时存储器1002和硬判决存储器1004的地址。

硬判决电路1005是用于执行如下处理的电路：根据式(2)，由信息接收值x(t)、先验信息La(t)和外部信息Le(t)产生L(t)。硬判决电路1005基于L(t)的正负确定解码结果0或1。当执行对基本码的同时解码时，仅查看基本码1的硬判决结果就足够了。因此，硬判决电路1005的选择器执行以下处理：返回图11的交换处理单元908所交换的基本码1的外部信息，使得其对应于基本码1的接收值和外部信息。

以根据本发明第一实施例的同时解码选择单元2相同的方式来配置同时解码选择单元1100。同时解码选择单元1100向地址产生单元800、置换单元905、硬判决单元1001和软输入软输出解码单元5输出选择结果。

将描述按上述方式配置的turbo码解码设备20执行对3GPP LTEturbo码的解码的示例。

在3GPP LTE turbo码中，如上所述，在所有交织器尺寸K中，直到M·n＝8，可以避免存储器存取争用。然而，在选择了对基本码进行同时解码的情况下，本示例主要关注于应用M＝8和n＝2(8个基数-2^2的SISO解码器)的turbo码解码设备20的示例。

如图10所示，turbo码解码设备20关于M＝8和n＝2，使用M×n＝16个存储器作为用于存储信息接收值、校验接收值和外部信息的存储器。由于LTE交织器的最大长度是6144，在图10中，针对信息接收值和外部信息每一个的存储器的尺寸(深度)是6144/16＝384。针对校验1和校验2的全部接收值的校验接收值存储器的尺寸(深度)是384×2＝768。

如上所示，在LTE交织器中，可以通过针对512以上的K将码格划分为8个部分来避免存储器存取争用并在常规并行化中使用8个基数-2^2的SISO解码器，来执行并行解码。因此，在执行对基本码的同时解码时，turbo码解码设备20可以优选地设置512作为交织尺寸的上限Ks。在该情况下，由于turbo码解码设备20中的交织器的最大长度6144大于两倍的Ks，当执行对基本码的同时解码时无需存储器容量增加。

当K＜Ks＝512且q＝2时，turbo码解码设备20假设M′＝4和n＝2执行对两个基本码的同时解码。例如，当K＝504时q＝2，从而在图8的步骤S2中选择基本码的同时解码。

当K＜512时，即使当有可能使q＝1时(如，当K是例如16的倍数时)，turbo码解码设备20也可以假设q＝2而执行该处理。

最初，当存储器(以下可以省略“存储器”)U_0、…、和U_15中的q＝2时，信息接收值存储器801可以将信息接收值划分为M′＝M/q＝4块，然后将它们存储在U_0至U_7中。″x(j)(j＝0、1、…、和K-1)指示第j个信息接收值。设置块长度B＝K/M′。针对第d块的接收值x(j)(j＝B·d、B·d+1、…、和B·d+B-1)，信息接收值存储器801分别在U_{2·d}和U_{2·d+1}中存储x(j)(其中，j＝0mod 2)和x(j)(其中，j＝1mod2)。如果K＝504，B＝K/M′＝126，则按以下方式在U_0、…、和U_7中存储126/n＝126/2＝63个信息接收值：

U_0：x(0)x(2)…x(122)x(124)

U_1：x(1)x(3)…x(123)x(125)

U_2：x(126)x(128)…x(248)x(250)

U_3：x(127)x(129)…x(249)x(251)

U_4：x(252)x(254)…x(374)x(376)

U_5：x(253)x(255)…x(375)x(377)

U_6：x(378)x(380)…x(500)x(502)

U_7：x(379)x(381)…x(501)x(503)

其中，在对基本码同时解码的情况下，在U_8、……、和U_15中存储U_0、……、和U_7的相同接收值。在LIE交织器中，在常规并行化的情况下，始终以相同地址存取U_0至U_15。在对基本码同时解码的情况下，分别以相同的地址存取U_0至U_7和U_8至U_15。因此，U_0至U_7和U_8至U_15可以分别由单个存储器来配置。

在对基本码同时解码的情况下，校验接收值存储器802在P_0至P_7中存储基本码1的校验接收值，在P_8至P_15中存储基本码2的校验接收值。当分别由y1(j)和y2(j)(j＝0、1、……、K-1)表示基本码1和基本码2的校验的第j个接收值时，在对基本码同时解码的情况下，按以下方式在校验接收值存储器中存储校验接收值，其中K＝504：

P_0：y1(0)y1(2)…y1(122)y1(124)

P_1：y1(1)y1(3)…y1(123)y1(125)

P_2：y1(126)y1(128)…y1(248)y1(250)

P_3：y1(127)y1(129)…y1(249)y1(251)

P_4：y1(252)y1(254)…y1(374)y1(376)

P_5：y1(253)y1(255)…y1(375)y1(377)

P_6：y1(378)y1(380)…y1(500)y1(502)

P_7：y1(379)y1(381)…y1(501)y1(503)

P_8：y2(0)y2(2)…y2(122)y2(124)

P_9：y2(1)y2(3)…y2(123)y2(125)

P_10：y2(126)y2(128)…y2(248)y2(250)

P_11：y2(127)y2(129)…y2(249)y2(251)

P_12：y2(252)y2(254)…y2(374)y2(376)

P_13：y2(253)y2(255)…y2(375)y2(377)

P_14：y2(378)y2(380)…y2(500)y2(502)

P_15：y2(379)y2(381)…y2(501)y2(503)

其中，可以用单个存储器来实现P_0、……、和P_15，这是由于在常规并行化和对基本码同时解码的情况下使用相同的地址对它们进行存取。

在对基本码同时解码的情况下，与信息接收值存储器801的情况相同，外部信息存储器803在存储器(以下可以省略“存储器”)E_0、……、和E 7中将外部信息存储为基本码2的SISO解码输出，并在E_8、……、和E_15中将外部信息存储为基本码1的SISO解码输出。当分别由e1(j)和e2(j)(j＝0、1、……、K-1)表示根据基本码1和基本码2的输出获得的关于u(j)的外部信息时，按以下方式在外部信息存储器中存储外部信息，其中，K＝504：

E_0：e2(0)e2(2)…e2(122)e2(124)

E_1：e2(1)e2(3)…e2(123)e2(125)

E_2：e2(126)e2(128)…e2(248)e2(250)

E_3：e2(127)e2(129)…e2(249)e2(251)

E_4：e2(252)e2(254)…e2(374)e2(376)

E_5：e2(253)e2(255)…e2(375)e2(377)

E_6：e2(378)e2(380)…e2(500)e2(502)

E_7：e2(379)e2(381)…e2(501)e2(503)

E_8：e1(0)e1(2)…e1(122)e1(124)

E_9：e1(1)e1(3)…e1(123)e1(125)

E_10：e1(126)e1(128)…e1(248)e1(250)

E_11：e1(127)e1(129)…e1(249)e1(251)

E_12：e1(252)e1(254)…e1(374)e1(376)

E_13：e1(253)e1(255)…e1(375)e1(377)

E_14：e1(378)e1(380)…e1(500)e1(502)

E_15：e1(379)e1(381)…e1(501)e1(503)

其中，分别以单个存储器实现E_0至E_7和E_8至E_15，这是由于在LTE交织器中使用相同的地址分别存取E_0至E_7和E_8至E_15。

接着，将描述使用K＝504的LTE交织器关于turbo码对基本码同时解码的处理。参照非专利文献3，K＝504的LTE交织器按以下方式执行交织处理：

u(π(t))＝u(55·t+84·t^2)mod 504)

假设M′＝M/q＝4以及基数^2^2(n＝2)。由8个SISO解码器中的4个SISO解码器0、1、2和3执行对基本码1的解码，并由其余4个SISO解码器4、5、6和7同时执行对基本码2的解码。对于每个块中的SISO解码，可以考虑使用窗(尺寸W)的、图3(b)中所示的调度。具体地，在每个块中，针对与n＝2相对应的每两个时间点作为码格的时间点，按(W-2，W-1)、(W-4，W-3)、……、(3，2)、(1，0)、(2W-2，2W-1)、(2W-4，2W-3)、……、(W+3，W+2)、(W+1，W)、…以此类推的顺序从存储器读取数据，并且最初进行MAP算法的后向处理。以下，将窗尺寸W设置为16，并且将针对时刻0和1的情况来描述该处理。

(i)时刻0：首先，将描述时刻0的处理。

由于信息接收值存储器801和外部信息存储器803的读取地址是ad_0＝ad_1＝7，从信息接收值存储器U_0、…、和U_7以及外部信息存储器E_0、……、和E 7读取以下信息接收值和先验信息。

x(14)、x(15)、x(140)、x(141)、x(266)、x(267)、x(392)、x(393)e2(14)、e2(15)、e2(140)、e2(141)、e2(266)、e2(267)、e2(392)、e2(393)

关于存储器P_0、P_1、P_2、P_3、P_4、P_5、P_6和P_7，从读取地址adp_0＝adp_1＝7读取以下校验接收值。

y1(14)、y1(15)、y1(140)、y1(141)、y1(266)、y1(267)、y1(392)、y1(393)

因此，SISO解码器0首先读取x(14)、x(15)、e2(14)、e2(15)、y1(14)和y1(15)，并开始图3(b)中针对初始时隙的后向处理。SISO解码器0基于已读取的接收值和外部信息，计算基本码1的分支度量γ(14，s，s′)、γ(15，s，s′)(s，s′∈S)，并将它们临时存储在解码器中，直到完成它们的外部信息的产生为止。SISO解码器1、2和3执行与SISO解码器0类似的处理。

SISO解码器4、5、6和7针对基本码2的解码，按以下方式读取接收值、先验信息和校验接收值：

SISO解码器4：

信息接收值x(π(14))＝x(98)、x(π(15)))＝x(69)

先验信息e1(π(14))＝e1(98)、e1(π(15))＝e1(69)

校验2接收值y2(14)、y2(15)

SISO解码器5：

信息接收值x(π(140))＝x(476)、x(π(141))＝x(447)

先验信息e1(π(140))＝e1(476)、e1(π(141))＝e1(447)

校验2接收值y2(140)、y2(141)

SISO解码器6：

信息接收值x(π(266))＝x(350)、(π(267))＝x(321)

先验信息e1(π(266))＝e1(350)、e1(π(267))＝e1(321)

校验2接收值y2(266)、y2(267)

SISO解码器7：

信息接收值x(π(392))＝x(224)、x(π(393))＝x(195)

先验信息e1(π(392))＝e1(224)、e1(π(393)))＝e1(195)

校验2接收值y2(392)、y2(393)

SISO解码器4、5、6和7根据已读取的接收值和先验信息，分别计算基本码2的分支度量(γ(14，s，s′)、γ(15，s，s′))、(γ(140，s，s′)、γ(141，s，s′))、(γ(266，s，s′)、γ(267，s，s′))、(γ(392，s，s′)和γ(393，s，s′))(s，s′∈S)，并将所计算的分支度量临时保存在解码器中，直到完成对应时间点的外部信息的产生为止。

可以通过如下设置U_8、U_10、U_12和U_14以及E_8、E_10、E_12和E_14的读取地址ad2，0；U_9、U_11、U_13和U_15以及E_9、E_11、E_13和E_15的读取地址ad2，1；针对从U_8、U_10、U_12和U_14以及E_8、E_10、E_12和E_14读取的数据的置换处理∏2_0；以及针对从U_9、U_11、U_13和U_15以及E_9、E_11、E_13和E15)读取的数据的置换处理∏2_1，来实现向SISO解码器分配该数据，其中[x]指示等于或小于x的最大整数：

ad2_0＝(98mod 126)/2＝(476mod 126)/2＝(350mod 126)/2＝(224mod 126)/2＝49

ad2_1＝[(69mod 126)/2]＝[(447mod 126)/2]＝[(321mod 126)/2]＝[(195mod 126)/2]＝34

∏2_0：(x(98)、x(224)、x(350)、x(476))→(x(98)、x(476)、x(350)、x(224))(e1(98)、e1(224)、e1(350)、e1(476))→(e1(98)、e1(476)、e1(350)、e1(224))

∏2_1：(x(69)、x(195)、x(321)、x(447))→(x(69)、x(447)、x(321)、x(195))(e1(69)、e1(195)、e1(321)、e1(447))→(e1(69)、e1(447)、e1(321)、e1(195))

接着，SISO解码器0、1、2和3分别在存储器E_8、…、和E_15中写入所产生的外部信息e1(14)、e1(15)、e1(140)、e1(141)、e1(266)、e1(267)、e1(392)和e1(393)。

同时，SISO解码器4、5、6和7分别在存储器E_0、…、和E_7中写入所产生的外部信息e2(98)、e2(69)、e2(224)、e2(195)、e2(350)、e2(321)、e2(476)和e2(447)。

(i)时刻1：接着，将描述时刻1的处理。

此处，用于对基本码1解码的信息接收值存储器和外部信息存储器的读取地址是ad1_0＝ad1_1＝6，并且从U_0、…、U_7和E_0、…、E_7读取以下信息接收值和外部信息。

x(12)、x(13)、x(138)、x(139)、x(264)、x(265)、x(390)、x(391)e2(12)、e2(13)、e2(138)、e2(139)、e2(264)、e2(265)、e2(390)、e2(391)

由于读取地址adp_0＝adp_1＝6，从存储器P_0、P_1、P_2、P_3、P_4、P_5、P_6和P_7读取以下校验1接收值：

y1(12)、y1(13)、y1(138)、y1(139)、y1(264)、y1(265)、y1(390)、y1(391)

因此，SISO解码器0首先读取x(12)、x(13)、e2(12)、e2(13)、y1(12)和y1(13)并继续进行后向处理。SISO解码器根据已读取的接收值和外部信息，计算基本码1的分支度量γ(12，s，s′)和γ(13，s，s′)(s，s′∈S)，并将它们临时保存在SISO解码器中，直到完成它们的外部信息的产生为止。SISO解码器1、2和3执行与SISO解码器0的处理类似的处理。

另一方面，关于基本码2的解码，SISO解码器4、5、6和7按以下方式读取接收值、先验信息和校验接收值：

SISO解码器4：

信息接收值x(π(12))＝x(156)、x(π(13))＝x(295)

先验信息e1(π(12))＝e1(156)、e1(π(13))＝e1(295)

校验2接收值y2(12)、y2(13)

SISO解码器5：

信息接收值x(π(138))＝x(30)、x(π(139))＝x(169)

先验信息e1(π(138))＝e1(30)、e1(π(139))、e1(169)

校验2接收值y2(138)、y2(139)

SISO解码器6：

信息接收值x(π(264))＝x(408)、x(π(265)))＝x(43)

先验信息e1(π(264))＝e1(408)、e1(π(265)))＝e1(43)

校验2接收值y2(264)、y2(265)

SISO解码器7：

信息接收值x(π(390))＝x(282)、x(π(391)))＝x(421)

A先验信息e1(π(390))＝e1(282)、e1(π(391)))＝e1(421)

校验2接收值y2(390)、y2(391)

SISO解码器4、5、6和7根据已读取的接收值和外部信息，分别计算基本码2的分支度量(γ(12，s，s′)、γ(13，s，s′))、(γ(138，s，s′)、γ(139，s，s′))、(γ(264，s，s′)、γ(265，s，s′))、(γ(390，s，s′)和γ(391，s，s′))(s，s′∈S)，并将分支度量临时保存在解码器中，直到完成针对对应时间点的外部信息的产生为止。

可以通过如下设置U_8、U_10、U_12和U_14以及E_8、E_10、E_12和E_14的读取地址ad2_0；U_9、U_11、U_13和U_15以及E_9、E_11、E_13和E_15的读取地址ad2_1；针对从U_8、U_10、U_12和U_14以及E_8、E_10、E_12和E_14读取的数据的置换处理∏2_0；以及针对从U_9、U_11、U_13和U_15、以及E_9、E_11、E_13和E15读取的数据的置换处理∏2_1，来实现向SISO解码器分配该数据：

ad2_0＝(30mod 126)/2＝(156mod 126)/2＝(282mod 126)/2＝(408mod 126)/2＝15

ad2_1＝[(43mod 126)/2]＝[(169mod 126)/2]＝[(295 mod 126)/2]＝[(421mod 126)/2]＝21

∏2_0：(x(30)、x(156)、x(282)、x(408))→(x(156)、x(30)、x(408)、x(282))(e1(30)、e1(156)、e1(282)、e1(408))→(e1(156)、e1(30)、e1(408)、e1(282))

∏2_1：(x(43)、x(169)、x(295)、x(421))→(x(295)、x(169)、x(43)、x(421))(e1(43)、e1(169)、e1(295)、e1(421))→(e1(295)、e1(169)、e1(43)、e1(421))

SISO解码器0、1、2和3分别在存储器E_8、…、和E_15中写入所产生的外部信息e1(12)、e1(13)、e1(138)、e1(139)、e1(264)、e1(265)、e1(390)和e1(391)。

SISO解码器4、5、6和7分别在存储器E_0、……、和E_7中写入所产生的外部信息e2(30)、e2(43)、e2(156)、e2(169)、e2(282)、e2(295)、e2(408)和e2(421)。

图14示出了当把根据本发明第二实施例的turbo码解码设备20应用于K＝504的LTE交织器时的解码特性。

在图14中，特性“现有技术：W＝16、It＝8”指示以下情况下8次迭代(在完成对基本码1和基本码2的解码时计一次迭代)的解码特性：不考虑存储器存取争用，由根据现有技术的turbo码解码设备经由常规并行化执行解码，其中，M＝8且n＝2。

特性“现有技术：W＝16、It＝4.5”指示以下情况下的解码特性：考虑存储器存取冲突，由根据现有技术的turbo码解码设备执行解码(其中，M′＝4且n＝2)，并且在相同解码处理循环数的条件下执行4.5次迭代解码处理。

另一方面，特性“改进：W＝16、It＝9”指示以下情况下的解码特性：在相同解码处理循环数的条件下，由根据本发明第二实施例的turbo解码设备2执行的基本码的同时解码，其中，M′＝4(q＝2)且n＝2)。

由图14可见，通过结合使用对基本码的同时解码，当K＝504时，可以获得与假设M＝8和n＝2的并行化可行的情况程度相似的特性。因此，与M′＝4的常规并行化相比，可以观察到大约0.2dB的编码增益的改进。在对基本码同时解码的情况下，对于更新外部信息的延迟较小，可以获得更大的特性改进。因此，可以通过减小窗尺寸W，观察到特性改进。

此外，在图14中，特性“改进：W＝8It＝10”指示以下情况下的信号特性：使用窗尺寸W＝8并且在相同解码处理循环数的条件下，由根据本发明第二实施例的turbo码解码设备20执行对基本码的同时解码。在该情况下，观察到：部分由于图3的后向处理训练周期减小且重复次数增加至10这一事实，与W＝16的情况相比，解码特性得到改进，虽然改进轻微。

因此，在根据本发明第二实施例的纠错码解码设备中，W的设置可以根据处理是常规并行化还是对基本码的同时解码而改变。由于W的适当尺寸还取决于码率，通过考虑码率来设置W可能是有效的。

接着，将描述根据本发明第二实施例的turbo码解码设备20的效果。

根据本发明第二实施例的turbo码解码设备的上述配置使得：即使针对使得SISO解码器的数目必定减少的交织器尺寸，也能够增加使用的SISO解码器的数目。因此，能够在实现相同特性的处理速度下或在相同的处理速度下实现特性改进。

根据本发明第二实施例的turbo码解码设备不需要信息接收值存储器或外部信息存储器的容量增加。这是由于：在turbo码解码设备中，信息接收值存储器和外部信息存储器的总尺寸被设置为等于或大于最大交织器尺寸，并且仅对于最大交织器尺寸的一半或更小的交织器尺寸允许选择对两个基本码进行同时解码。

根据本发明的第二实施例，对基本码的同时解码需要输入/输出尺寸与常规并行化不同的电路，作为本发明的用于向多个SISO解码器分配从多个存储器读取的信息接收值和外部信息的置换装置。然而，在该置换装置中，在最大输入/输出数目变为最大的常规并行化的情况下的处理是占统治性的，从而根据本发明，同时对两个基本码进行解码的处理的开销是有限的。

可以根据但不限于以下补充注释，描述上述实施例中的一些或全部。

(补充注释1)一种纠错码解码设备，用于重复地对包括第一基本码、第二基本码以及信息在内的编码信息的接收信息进行解码，所述第一基本码是信息的卷积码，所述第二基本码是由交织器置换的信息的卷积码，所述纠错码解码设备包括：同时解码选择装置，被配置为根据交织器的尺寸选择第一和第二基本码是否要进行同时解码；接收信息存储装置，被配置为在根据来自同时解码选择装置的选择结果的位置存储接收信息；外部信息存储装置，被配置为在根据来自同时解码选择装置的选择结果的位置存储与第一和第二基本码中每个基本码相对应的外部信息；多个软输入软输出解码器，被配置为基于接收信息和外部信息并行地对第一和第二基本码的划分块执行软输入软输出解码，并且每一个软输入软输出解码器被配置为输出外部信息；以及软输入软输出解码装置，被配置为当同时解码选择装置未选择同时解码时，重复对第一基本码和第二基本码的依次解码，并且被配置为当同时解码选择装置选择同时解码时，重复第一和第二基本码的同时解码。

(补充注释2)根据补充注释1的纠错码解码设备，其中，同时解码选择装置被配置为：当交织器的尺寸不是多个软输入软输出解码器的数目的倍数时，选择对第一和第二基本码同时解码。

(补充注释3)根据补充注释1的纠错码解码设备，其中，当交织器的尺寸小于预定值时，同时解码选择装置选择第一和第二基本码的同时解码。

(补充注释4)根据补充注释1的纠错码解码设备，其中，当交织器的尺寸是预定值时，同时解码选择装置选择第一和第二基本码的同时解码。

(补充注释5)根据补充注释1至4中任一项的纠错码解码设备，其中，当同时解码选择装置选择同时解码时，接收信息存储装置被配置为：冗余地存储与接收信息中的信息相对应的信息接收值，其中，外部信息存储装置按照要由软输入软输出解码器读取用于对第二基本码进行解码的方式，将外部信息存储为第一基本码的解码结果，并且外部信息存储装置按照要由软输入软输出解码器读取用于对第一基本码进行解码的方式，将外部信息存储为第二基本码的解码结果。

(补充注释6)根据补充注释1至5中任一项的纠错码解码设备，还包括：置换装置，被配置为以根据来自同时解码选择装置的选择结果的尺寸，置换信息接收值和外部信息；并且被配置为在接收信息存储装置或外部信息存储装置和软输入软输出解码装置之间，输入或输出置换的信息接收值和外部信息。

(补充注释7)根据补充注释1至6中任一项的纠错码解码设备，还包括：硬判决装置，被配置为当同时解码选择装置选择同时解码时，基于第一和第二基本码之一的软输出来执行硬判决。

(补充注释8)根据补充注释1至7中任一项的纠错码解码设备，其中，软输入软输出解码装置被配置为通过使用窗局部地执行第一和第二基本码的软输入软输出解码，并且被配置为当同时解码选择装置选择同时解码时改变窗的尺寸。

(补充注释9)根据补充注释1至8中任一项的纠错码解码设备，其中，软输入软输出解码装置被配置为：还基于码率来确定窗的尺寸。

(补充注释10)一种纠错码解码方法，包括：通过使用纠错码解码设备，根据交织器的尺寸选择第一和第二基本码是否要进行同时解码；在根据同时解码的选择结果的位置，在接收信息存储装置中，存储接收信息；在根据同时解码的选择结果的位置，在外部信息存储装置中，存储与第一和第二基本码中每个基本码相对应的外部信息；以及通过使用多个软输入软输出解码器，在未选择同时解码时，重复对第一基本码和第二基本码的依次解码，或者在选择同时解码时，重复对第一和第二基本码的同时解码，所述多个软输入软输出解码器被配置为基于接收信息和外部信息并行地对第一和第二基本码的每个划分块执行软输入软输出解码，并且每一个软输入软输出解码器被配置为输出外部信息，所述纠错码解码设备用于重复地对包括第一基本码、第二基本码以及信息在内的编码信息的接收信息进行解码，所述第一基本码是信息的卷积码，所述第二基本码是由交织器置换的信息的卷积码。

(补充注释11)一种纠错码解码程序，被配置为使纠错码解码设备执行：同时解码选择步骤，根据交织器的尺寸选择第一和第二基本码是否要进行同时解码；接收信息存储步骤，在根据同时解码的选择结果的位置，在接收信息存储装置中，存储接收信息；外部信息存储步骤，在根据同时解码的选择结果的位置，在外部信息存储装置中，存储与第一和第二基本码中每个基本码相对应的外部信息；以及软输入软输出解码步骤，使用多个软输入软输出解码器，在未选择同时解码时，重复对第一基本码和第二基本码的依次解码，或者在选择同时解码时，重复对第一和第二基本码的同时解码，所述多个软输入软输出解码器被配置为基于接收信息和外部信息并行地对第一和第二基本码的每个划分块执行软输入软输出解码，并且每一个软输入软输出解码器被配置为输出外部信息，所述纠错码解码设备用于重复地对包括第一基本码、第二基本码以及信息在内的编码信息的接收信息进行解码，所述第一基本码是信息的卷积码，所述第二基本码是由交织器置换的信息的卷积码。

虽然已参照实施例对本发明进行了描述，本发明不限于前述实施例中的任一实施例。所属领域技术人员可以在本发明的范围内对本发明的配置或细节进行各种修改。

本申请要求于2010年3月8日向日本专利局递交的日本专利申请No.2010-050246的优先权，其全部内容以引用方式并入此处。

工业实用性

本发明提供了一种纠错码解码设备，能够针对各种交织器尺寸高效地执行解码处理，同时避免设备尺寸增加。该纠错码解码设备可以被适当地用作：针对用于移动应用等的适于许多交织器尺寸的turbo码的解码设备。

附图标记列表

1纠错码解码设备

2同时解码选择单元

3接收信息存储单元

4外部信息存储单元

5软输入软输出解码单元

20Turbo码解码设备

100Turbo编码器

101、102编码器

103交织器

110Turbo码解码器

601、602置换处理单元

800地址产生单元

801信息接收值存储器

802校验接收值存储器

803外部信息存储器

900置换单元

901、902、903置换处理单元

904、909选择器

905、906、907逆变换处理单元

908交换处理单元

1001硬判决单元

1002临时存储器

1003地址控制单元

1004硬判决存储器

1005硬判决电路

1100同时解码选择单元

Claims (10)

1.一种纠错码解码设备，用于重复地对包括第一基本码、第二基本码以及信息在内的编码信息的接收信息进行解码，所述第一基本码是信息的卷积码，所述第二基本码是由交织器置换的所述信息的卷积码，所述纠错码解码设备包括：

同时解码选择装置，被配置为根据所述交织器的尺寸选择第一和第二基本码是否要进行同时解码；

接收信息存储装置，被配置为在根据来自所述同时解码选择装置的选择结果的位置存储所述接收信息；

外部信息存储装置，被配置为在根据来自所述同时解码选择装置的选择结果的位置存储与第一和第二基本码中每个基本码相对应的外部信息；以及

软输入软输出解码装置，包括多个软输入软输出解码器，所述多个软输入软输出解码器被配置为基于所述接收信息和所述外部信息并行地对第一和第二基本码的每个划分块执行软输入软输出解码，并且每一个软输入软输出解码器被配置为输出所述外部信息，所述软输入软输出解码装置被配置为当所述同时解码选择装置未选择同时解码时，重复对第一基本码和第二基本码的依次解码，并且被配置为当所述同时解码选择装置选择同时解码时，重复对第一和第二基本码的同时解码。

2.根据权利要求1所述的纠错码解码设备，其中，当所述交织器的尺寸不是所述多个软输入软输出解码器的数目的倍数时，所述同时解码选择装置选择第一和第二基本码的同时解码。

3.根据权利要求1所述的纠错码解码设备，其中，当所述交织器的尺寸小于预定值时，所述同时解码选择装置选择第一和第二基本码的同时解码。

4.根据权利要求1所述的纠错码解码设备，其中，当所述交织器的尺寸是预定值时，所述同时解码选择装置选择第一和第二基本码的同时解码。

5.根据权利要求1至4中任一项所述的纠错码解码设备，其中：

当所述同时解码选择装置选择同时解码时，所述接收信息存储装置冗余地存储与所述接收信息中的所述信息相对应的信息接收值；以及

所述外部信息存储装置按照要由所述软输入软输出解码器读取用于对第二基本码进行解码的方式，将所述外部信息存储为第一基本码的解码结果，并且所述外部信息存储装置按照要由所述软输入软输出解码器读取用于对第一基本码进行解码的方式，将所述外部信息存储为第二基本码的解码结果。

6.根据权利要求1至5中任一项所述的纠错码解码设备，还包括：置换装置，被配置为以根据来自所述同时解码选择装置的选择结果的尺寸，置换所述信息接收值和所述外部信息；并且被配置为在所述接收信息存储装置或所述外部信息存储装置和所述软输入软输出解码装置之间，输入或输出置换的信息接收值和外部信息。

7.根据权利要求1至6中任一项所述的纠错码解码设备，还包括：硬判决装置，被配置为当所述同时解码选择装置选择同时解码时，基于第一和第二基本码之一的软输出来执行硬判决。

8.根据权利要求1至7中任一项所述的纠错码解码设备，其中，所述软输入软输出解码装置通过使用窗，局部地执行第一和第二基本码的软输入软输出解码，并且当所述同时解码选择装置选择同时解码时，改变窗的尺寸。

9.根据权利要求1至8中任一项所述的纠错码解码设备，其中，所述软输入软输出解码装置还基于码率来确定窗的尺寸。

10.一种纠错码解码方法，包括：

通过使用纠错码解码设备，

根据交织器的尺寸选择第一和第二基本码是否要进行同时解码；

在根据同时解码的选择结果的位置，在接收信息存储装置中，存储接收信息；

在根据同时解码的选择结果的位置，在外部信息存储装置中，存储与第一和第二基本码中每个基本码相对应的外部信息；

通过使用多个软输入软输出解码器，在未选择同时解码时，重复第一基本码和第二基本码的依次解码，或者在选择同时解码时，重复第一和第二基本码的同时解码，所述多个软输入软输出解码器被配置为基于所述接收信息和所述外部信息并行地对第一和第二基本码的每个划分块执行软输入软输出解码，并且每一个软输入软输出解码器被配置为输出所述外部信息，

所述纠错码解码设备用于重复地对包括第一基本码、第二基本码以及信息在内的编码信息的所述接收信息进行解码，所述第一基本码是信息的卷积码，所述第二基本码是由交织器置换的所述信息的卷积码。

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